[Vitaly_K 0]

Просмотрел дейта-шиты на все чипы Fractional-N PLL синтезаторов частоты от ADI (порядка двух десятков). Нет ни единого с MASH IV, абсолютно все – с MASH III (3 аккумулятора в дельта-сигма блоке). Закралась мысль, что нет смысла подниматься выше третьего порядка, - он оптимальный.

Более того, мои расчёты дают такие результаты, что далее чем выше порядок, тем хуже. Прилагаю рисунки с результатами моих расчётов. Порядок IV хуже порядка III, а порядок V хуже порядка IV.

Тогда я подумал, что, возможно, выигрыш появляется при малых отстройках от сигнала, и увеличил разрядность DSM аккумуляторов до 13, чтобы спуры появились в ближней зоне, в пределах всего лишь 100 кГц. Но результат тот же – четвёртый порядок проигрывает третьему (см. рисунок).

Фазовый детектор я брал типа RS-триггера с идеальной линейностью.

Конечно, вероятность ошибок в моих расчётах не исключается, и потому очень хотелось бы знать мнение специалистов. Сталкивался ли кто с подобным явлением, имеются ли аналогичные результаты расчётов/моделирования?

Вопрос мне кажется очень важным, поскольку до сего дня принималось как аксиома: чем выше порядок, тем больший эффект. А так ли это на самом деле?

В ADI на мой вопрос не ответили.

Изменено 11 февраля, 2016 пользователем Vitaly_K

[dumb 1]

Просмотрел дейта-шиты на все чипы Fractional-N PLL синтезаторов частоты от ADI (порядка двух десятков). Нет ни единого с MASH IV, абсолютно все – с MASH III (3 аккумулятора в дельта-сигма блоке). Закралась мысль, что нет смысла подниматься выше третьего порядка, - он оптимальный.

Более того, мои расчёты дают такие результаты, что далее чем выше порядок, тем хуже. Прилагаю рисунки с результатами моих расчётов. Порядок IV хуже порядка III, а порядок V хуже порядка IV.

Тогда я подумал, что, возможно, выигрыш появляется при малых отстройках от сигнала, и увеличил разрядность DSM аккумуляторов до 13, чтобы спуры появились в ближней зоне, в пределах всего лишь 100 кГц. Но результат тот же – четвёртый порядок проигрывает третьему (см. рисунок).

Фазовый детектор я брал типа RS-триггера с идеальной линейностью.

Конечно, вероятность ошибок в моих расчётах не исключается, и потому очень хотелось бы знать мнение специалистов. Сталкивался ли кто с подобным явлением, имеются ли аналогичные результаты расчётов/моделирования?

Вопрос мне кажется очень важным, поскольку до сего дня принималось как аксиома: чем выше порядок, тем больший эффект. А так ли это на самом деле?

В ADI на мой вопрос не ответили.

 

Ну, то, что ADI не ответил - не удивительно =) Это примерно как написать в Los Alamos, спросить, как у них там бомба устроена =)

 

Давно этой темой не занимался, но, навскидку, что сразу вспомнил: если порядок SDM будет слишком высоким, то петля PLL (у которой тоже ограниченный порядок - фильтр + интегратор фазы в ГУН) не сможет подавлять шум квантизации от SDM На больших отстройках сигнала, и тогда появиться дополнительный фазовый шум в выходном сигнале.

 

Так же можно сделать не MASH, а single-loop и single-bit (или multi-bit), можно отдельно подстроить частоту среза, иногда приходится добавить цифровой джиттер для лучшей рандомизации "неудобных входов" (типа 1/2) - там везде есть свои тонкости, плюсы и минусы. Отдельная история, если вход - не DC, а модулированный сигнал (для передатчика), тогда надо учитывать полосу модуляции.

 

Скорее всего у ADI есть проверенная архитектура, которая подходит для большинства продуктов, вот она и кочует из одного в другой.

[Vitaly_K 0]

Ну, то, что ADI не ответил - не удивительно =) Это примерно как написать в Los Alamos, спросить, как у них там бомба устроена =)

 

Давно этой темой не занимался, но, навскидку, что сразу вспомнил: если порядок SDM будет слишком высоким, то петля PLL (у которой тоже ограниченный порядок - фильтр + интегратор фазы в ГУН) не сможет подавлять шум квантизации от SDM На больших отстройках сигнала, и тогда появиться дополнительный фазовый шум в выходном сигнале.

 

Так же можно сделать не MASH, а single-loop и single-bit (или multi-bit), можно отдельно подстроить частоту среза, иногда приходится добавить цифровой джиттер для лучшей рандомизации "неудобных входов" (типа 1/2) - там везде есть свои тонкости, плюсы и минусы. Отдельная история, если вход - не DC, а модулированный сигнал (для передатчика), тогда надо учитывать полосу модуляции.

 

Скорее всего у ADI есть проверенная архитектура, которая подходит для большинства продуктов, вот она и кочует из одного в другой.

Добрый день, Dumd! (написали бы своё имя).

Большое спасибо, что откликнулись. Я уж думал, никого это не интересует, и никто не ответит. Да, Вы правы, ADI, и все зарубежные фирмы отвергают идеи со стороны, считают, что они сами всё знают и умеют.

Похоже, что правы и в ограничениях ФАПЧ. А можно ли это увидеть, если раскрыть программу вычислений?