реклама на сайте
подробности

 
 
5 страниц V  « < 3 4 5  
Reply to this topicStart new topic
> RISC-V, Полностью открытый МК
ataradov
сообщение Dec 10 2017, 04:29
Сообщение #61


Знающий
****

Группа: Участник
Сообщений: 951
Регистрация: 8-01-07
Из: San Jose, CA
Пользователь №: 24 202



QUOTE (hitch @ Dec 9 2017, 21:24) *
Scala (и библиотека Chisel) людям отребовалась на этапе создания полностью конфигурируемых моделей. После правки одного конфиг. файла можно получить как 32, так и 64 битный проц. Кроме того, на выходе не только синтезабельный верилог, но и высокоточная модель на Си, которая моделируется в разы быстрее.
Все это можно сделать и стандартным Verilog-ом. Превращение в Си делается платными и очень дорогими инструментами, но делается.

Ну и задать разрядность регистров `define-ом тривиально.

QUOTE (hitch @ Dec 9 2017, 21:24) *
Даже в библиотеке корок Microsemi лежит ядро от Sifive, которое сгенерено из Скалы.
Это из-за лени писать с нуля, а не преимущество скалы.
Go to the top of the page
 
+Quote Post
designer78
сообщение Dec 10 2017, 11:23
Сообщение #62


Участник
*

Группа: Участник
Сообщений: 17
Регистрация: 31-10-17
Пользователь №: 100 003



Да есть такая фича, (2.1.3 Generating the Verilog)
https://chisel.eecs.berkeley.edu/2.2.0/getting-started.html

Только вопрос получится ли таким кодом против ARM-а боротся.
Может будет проигрышь по скорости, потреблению.
Go to the top of the page
 
+Quote Post
Александр С.
сообщение Dec 10 2017, 17:11
Сообщение #63


Участник
*

Группа: Участник
Сообщений: 21
Регистрация: 30-07-15
Из: Новосибирск
Пользователь №: 87 783



Поковырялся пару месяцев со SCALA для RISC-V (Chisel). Впечатления двоякие. Есть возможность писать Verilog black-box(т.е. вставки) для особо ответственных применений, но я чувствую все это сгенерит такой Verilog-source, что потом не разобраться при всем желании. Обсуждал эту тему с ребятами из МИЭТ - они с этим солидарны.

case-statement в chisel организованы отвратительно - там нет взаимоисключающих событий как в Verliog - кто хочет может через if else писать...

Обсуждал RISC-V с инженером пишушим конвейер процессора MIPS. Говорит в RISC-V содрали их архитекткру но переставили местами операнды и ничего нового туда не привнесли. К тому же ядро RISC-V не включает out of order исполнение и ряд других фишек что не позволяет сделать из него взрослый CPU для вычислений, а когда эти фишки появятся - он перестанет быть открытым...
Лично я вижу проблемой как в MIPS так и в RISC-V сложности в программной совместимостью. Если мы их поборем хотя бы на имкеющихся процессорах Байкал, то с тем же успехом мы их поборем на RISC-V и начинать тут нужно не с процессора, хотя для АСУ ТП и оборонки - очень хорошее решение при условии что вторым писать нужно на System Verilog'е

Вообще Chisel штука интересная. Прежде всего тем что на него можно натравить студентов программерских специальностей и они будут вполне таки нормально на нем писать - это более массовый и привычный многим способ программирования. Потому он и родился в стенах американского университета. Утверждается что он не являестя высокоуровневым языкам программирования как бывший когда-то System-C, а является чем то вроде альтернативы System Verilog, опять же повторюсь не для тех кто владеет последним, а для тех кого учили прогать на высокоуровневых языках, коих значительно больше. Если вы знакомы с System Verilog - вы вероятно предпочтете SV.

Сообщение отредактировал Александр С. - Dec 10 2017, 17:24
Go to the top of the page
 
+Quote Post
ataradov
сообщение Dec 10 2017, 18:15
Сообщение #64


Знающий
****

Группа: Участник
Сообщений: 951
Регистрация: 8-01-07
Из: San Jose, CA
Пользователь №: 24 202



QUOTE (designer78 @ Dec 10 2017, 04:23) *
Только вопрос получится ли таким кодом против ARM-а боротся.
Реальная борьба идет с настоящим Verilog-ом, обкатка и разработка с Chisel.

RISC-V - это ISA, а не конкретная реализация, и никто не настаивает на использовании авторского кода.


QUOTE (Александр С. @ Dec 10 2017, 10:11) *
Говорит в RISC-V содрали их архитекткру но переставили местами операнды и ничего нового туда не привнесли.

Это абсолютная чушь. Так только кажется первые 10 секунд, плотом становится очевидно, что в отличие от авторов MISP, авторы RISC-V головой думали немного.
Основные отличия:
1. Все индексы регистров всегда фиксированы, а не скачут от инструкции к инструкции.
2. Все константы используют знаковое расширение и знак во всех инструкциях находится в 31 бите опкода. Это позволяет начать расширение знака независимо от декодирования константы. И они пытались как можно больше сохранить позиции бит для констант. Из-за этого они все выглядят как оливье в опкоде, зато декодирование быстрое.
3. Операции умножения и деления возвращают результат в нормальных регистрах, а не в LO HI.
4. ISA заранее содержит механизм расширения до 256-битных инструкций, и компрессию до 16-битных. Сжатый набор по размеру кода дает такой-же выигрыш как и Thumb (20-30%), но при этом гораздо удобнее и проще.

И это только базовый набор ~50 команд. Все остальное вектор, DSP, FP) - все новое.

А "изобрести" MIPS I/II может любой школьник, который только что о процессорах услышал - это примитив.

QUOTE (Александр С. @ Dec 10 2017, 10:11) *
К тому же ядро RISC-V не включает out of order исполнение и ряд других фишек что не позволяет сделать из него взрослый CPU для вычислений, а когда эти фишки появятся - он перестанет быть открытым...
RISC V - это только ISA, а не конкретная имплементация. Вот вам OOO - https://github.com/ucb-bar/riscv-boom .

QUOTE (Александр С. @ Dec 10 2017, 10:11) *
Лично я вижу проблемой как в MIPS так и в RISC-V сложности в программной совместимостью. Если мы их поборем хотя бы на имкеющихся процессорах Байкал, то с тем же успехом мы их поборем на RISC-V и начинать тут нужно не с процессора, хотя для АСУ ТП и оборонки - очень хорошее решение при условии что вторым писать нужно на System Verilog'е
Это проблемы военки. В коммерческом плане выбор стоит между оплатой лицензии RAM-у или оплатой труда людям, не совсем знакомым с архитектурой, и работающим с не таким богатым набором инструментов. Но ситуация с последним постоянно улучшается.

Go to the top of the page
 
+Quote Post
hitch
сообщение Dec 29 2017, 03:34
Сообщение #65


Участник
*

Группа: Участник
Сообщений: 22
Регистрация: 30-12-08
Пользователь №: 42 857



Иван Покровский наверное читает наш форум, раз выложил у себя на сайте основные материалы конференции. За это ему большое спасибо! sm.gif
Go to the top of the page
 
+Quote Post
Shivers
сообщение Jan 7 2018, 18:06
Сообщение #66


Знающий
****

Группа: Свой
Сообщений: 633
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950



Если кто занимался этим, посоветуйте, плиз, verilog-репозиторий с желательно облегченной (без кэшей и с минимумом периферии) реализацией 16 или 32 бит RISC-V.
Go to the top of the page
 
+Quote Post
ataradov
сообщение Jan 7 2018, 18:44
Сообщение #67


Знающий
****

Группа: Участник
Сообщений: 951
Регистрация: 8-01-07
Из: San Jose, CA
Пользователь №: 24 202



QUOTE (Shivers @ Jan 7 2018, 11:06) *
Если кто занимался этим, посоветуйте, плиз, verilog-репозиторий с желательно облегченной (без кэшей и с минимумом периферии) реализацией 16 или 32 бит RISC-V.


Похоже что PicoRV32 наименее навороченный - https://github.com/cliffordwolf/picorv32

Я только что опубликовал свою реализацию - https://github.com/ataradov/riscv . Но это сильно любительский проект, я на звание гуру не претендую. Сейчас все сильно заточено на работу с FPGA и активное использование двухпортовой памяти для программы/данных. Я активно работаю над улучшениями. Проектов для FPGA пока не публикую, так как они пока что в сильной разработке.

Это ядро проверенно на MAX 10 и вроде работает.

Главная цель моего проекта - простота использования в качестве простого котроллера для FPGA проектов, ничего более.

Сообщение отредактировал ataradov - Jan 7 2018, 18:46
Go to the top of the page
 
+Quote Post
hitch
сообщение Jan 7 2018, 21:03
Сообщение #68


Участник
*

Группа: Участник
Сообщений: 22
Регистрация: 30-12-08
Пользователь №: 42 857



Цитата(Shivers @ Jan 7 2018, 21:06) *
Если кто занимался этим, посоветуйте, плиз, verilog-репозиторий с желательно облегченной (без кэшей и с минимумом периферии) реализацией 16 или 32 бит RISC-V.


- SCR1 система команд RV32I|E[MC] от компании Syntacore
- Freedom E310 RV32(I/E)MC от компании SiFive, кроме того его под себя адаптировали Microsemi тут
- E203 RV32IMAC от китайской компании Silicon Integrated
- uRV RV32IMC от CERN
- проект pulp от Цюрихского и Болонского гос. универов, но там возможно слишком много периферии для вас.

Есть ещё более 10 открытых проектов, но они либо не 32 с компактным набором инструкций, либо не развиваются.
Go to the top of the page
 
+Quote Post
Shivers
сообщение Jan 8 2018, 07:18
Сообщение #69


Знающий
****

Группа: Свой
Сообщений: 633
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950



Спасибо!
Go to the top of the page
 
+Quote Post
AVR
сообщение Jan 9 2018, 11:51
Сообщение #70


фанат Linux'а
*****

Группа: Свой
Сообщений: 1 140
Регистрация: 23-10-05
Из: SPB.RU
Пользователь №: 10 008



Скажите пожалуйста, в чем суть RISC-V? Она дает кучу инструкций на такт? Какие преимущества, помимо очень важного что оно открытое.
Из того что понял - есть сверх базовый набор инструкций, код для которой заработает на любой вариации, но можно легко добавлять свои супер-ускоренные инструкции и и вариации - это тоже очень хорошо на фоне открытости.

Но что есть еще?


--------------------
Go to the top of the page
 
+Quote Post
ataradov
сообщение Jan 9 2018, 16:43
Сообщение #71


Знающий
****

Группа: Участник
Сообщений: 951
Регистрация: 8-01-07
Из: San Jose, CA
Пользователь №: 24 202



QUOTE (AVR @ Jan 9 2018, 04:51) *
Скажите пожалуйста, в чем суть RISC-V?
Это просто набор инструкций. Как вы его исполнять будете - это ваше дело, хоть все одновременно.

QUOTE (AVR @ Jan 9 2018, 04:51) *
Но что есть еще?

А нужно что-то еще? Независимость от ARM-а уже не плохо, особенно учитывая его новых зозяев.
Go to the top of the page
 
+Quote Post
Kabdim
сообщение Jan 9 2018, 19:05
Сообщение #72


Местный
***

Группа: Свой
Сообщений: 415
Регистрация: 26-11-14
Из: Зеленоград
Пользователь №: 83 842



Цитата(AVR @ Jan 9 2018, 14:51) *

То что над компилятором и прочими утилитами не нужно ломать голову + то что тесты уже готовы.
Go to the top of the page
 
+Quote Post

5 страниц V  « < 3 4 5
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th January 2018 - 03:39
Рейтинг@Mail.ru


Страница сгенерированна за 0.01315 секунд с 7
ELECTRONIX ©2004-2016