soshnev

Исходники из которых получен shapshot есть? И какие? Если нет С++ наворотов или System-verilog - то лучше всё заново перекомпилить. Пишу вкратце - может ещё кому пригодится. Выставить режим switch to multistep. Set design Dirictory, create cds.lib, компилить VLOG VHDL ("колёса") , далее выбрать головной testbench в папке worklib слева и "скрепить" (иконка скрепка листов) В snapshot-e в итоге получится фотоаппарат. Наступаешь и запускаешь (самолётик)... Малость ошибся - папка worklib(рабочая каска) в которой искать головной tectbench находится справа. Если что-то будет неверно или ошибки - будет выдан текст красным цветом. короче увидишь...

По поводу первой части вопроса - надо смотреть схему (или описание). Есть какие-то неточности. Автоматы такого типа работали... Случайным образом задержку никто (я не встречал) не меняет (да и зачем?). В Невод-е она не совсем случайная (псевдослучайная). Вообще, лучше моделировать описание в любой современной системе использующей язык , например, verilog. Замена свойства псевдослучайности в этом случае - это увеличение в библиотеке времён в контролях $setup (например в два раза) а $hold - на ненулевой. Можно добавить другие контроли типа $recovery $width и др. Иными словами решаем задачу проверки на "вшивость" другим современным способом. Это всё конечно возможно, если есть verilog-описание БМК-шной библиотеки.

Реально если: -- смогут на существующей технологии сделать то что нужно; -- получат за работу 1 Млн рублей (или возможно при наилучших условиях 0.5 млн руб); -- заказчика устроят непредвиденные задержки по отгрузке микросхем и т.п.

В качестве редактора действительно подойдёт Tanner(L-Edit). По второму вопросу - надо искать способ описания, например рисовать не полигонами (векторами) (последняя точка совпадает с первой) а прямоугольниками.

А /usr/design/modeltech/linux/vsim это всё-таки ELF-файл или текстовый скрипт. Если скрипт - можно добавить печатей... vsim -help - такой запуск возможен?

Linux-то какой? (под RHEL 4 говорят работает) Проверь which vsim (обычно - в начале это скрипт, а далее запускается исполняемый образ, соответственно должны быть все PATH-ы определены, правда ещё иногда определяют какую-нибудь SOFT_HOME переменную)

Вообще-то не очень понятно, что собственно высвечено (белым). Попробуйте изменить (покрутить) CDF параметры...

Как говорится, до кучи. Это всё надо проделать (или что-то подобное), поскольку Вам могут сделать не очень удачную раскладку шин земли и питания. Клоковое дерево похоже не строилось и back_netlist-a нет...

Вообще - а как получены 36 вариантов SDF? С применением каких tools-ов? (Например, использовали что-то типа SignalShtorm и т.п.) Вся суть в том, что в такой технологии могут появится "завалы фронтов" - это может быть связано с тем что например, одна трасса "накрывается" другой длинным участком и образуется дополнительная ёмкость между трассами. Соответственно возможен завал фронта на таких трассах. Cобственно, современный расчётчик SDF должен посчитать этот топологический довесок для всех цепей. Причём ёмкость перекрытий зависит от сочетаний слоёв и т.п. Смысл предложенной идеи исходит из одного нюанса. Как правило, переменные setup hold - строго зависят от технологии. Улучшаешь технологию они уменьшаются и собственно ничего не видишь ( не видишь запаса). Можно написать скрипт - добавить к setup-ам hold-ам (наилучший SDF) какую-то величину - получить новый SDF и посчитать с ним. Утверждение ""для "крайних" SDF-ов тесты прошли - то есть наверняка и для "перекошенных" тоже пойдут"" в общем случае не очевидно. Если схема синхронная - то вполне возможно.

По моим наблюдениям хорошо "проявляются" setup-ы hold-ы при наилучших условиях (best). Я предлагаю сделать самим комбинированный lib-файл : взять best, а setup-ы hold-ы например из typical (хоть какой-то запас по ним будет) скомпилить, сделать sdf и промоделировать. Для данной технологии существенно будет влияние межсоединений друг на друга. Вообще-то cross-токи считать надо... (непредсказуемые завалы фронтов на длинных связях) Простоe замечание - сделать очень хорошее клоковое дерево (во всяком случее обратить на это внимание) При моделировании с комбинированным lib-файлом могут быть ложные hold-ы (естественно-счётный триггер с Q на свой D и т.п.) в этом случае могу предложить ручным способом (или это найти и составить список элементов заранее), подправить SDF-файл в этих местах (уменьшить hold (напр. в 10 раз) - комментарий в SDF - //) Есть ещё вариант - воспользоваться Synopsys PrimeTime или Cadence Perl, но задание ограничений на проверки (констраинтов) - это искусство... С другой стороны - это статический анализ и за день можно проверить хоть 100 вариантов.

Предлагаю проанализировать журнальный файл при формировании файлов для POST-simulation. Насколько помню X_OBUF - "довесок" на внешний вывод. Скорее, что-то получено не так. А в simulation-примерах ничего подобного нет (поиск *.vhd по всему Xilinx)?

А истолковать сообщение типа warning (из 150) не удалось? Ещё можно попытаться сравнить журнальные файлы для двух пусков...

А "мертвяков" (процессов) после выхода не остаётся? Может быть они "держат" файлы. Попробуйте сменить ASSUME_LD_KERNEL в запускаемом скрипте. Я вообще, это определение блокирую.

Всё правильно, действительно не "пересИкаются никак". Всё опять-же, действительно зависит от института. Насколько я знаю RF-design мало кто преподаёт прилично. Отстали они от жизни и tools-ы у них как-правило устарелые (нет сил и т.п. на лицензии). Более того, на самом деле им нет желания с Вами серьёзно заниматься, если они обнаружат что Вы не перспективны (по каким-либо причинам) или у них аспирантурное место занято. Я бы всё-таки спросил информацию у кого-нибудь из старших курсов института. (по поводу загрузки и действительно что они там изучают). Правда, сейчас в некоторых институтах практикуется "внедрение" иностранных фирм обучение и т.п., чтобы потом лучших забрать. Этот положение тоже надо проверить. А то получится как в шутке- придёшь работать, а там скажут забудьте дидукцию - давайте продукцию. (в смысле забудьте - чему учили в институте). PS. Никого не хотел обидеть. Действительно, есть хорошие институты и преподаватели. Возможно (скорее всего) я сам отстал, но к сожалению, у меня такие сведения.

Нам бы для понимания попроще словесную задачу без использования терминов типа "каноническую сумму минтермов и логическим конвертером". Можно формулу или граф состояний. Первое - это что регистр, который в зависимости от номера (допустим от клока) записывает туда 1 на первом клоке,3 на 3-м, или 1 на первом а на 3-м сумму 1 и 3-го и т.п. Можно было бы написать на vhdl и синтезнуть. Схему срисовать по результатам синтезатора...