[admin 0]

Есть очень удобная конструкция generate в AHDL.

 

Как подобное реализовать на Verilog?

[one_man_show 0]

Для какого применения?

[admin 0]

Для непосредственного применения :)

 

Очь удобно бывает в цыкле описывать логику.

[Кнкн 5]

Стандарт 2001 содержит средства для этого - generate

[MAZZI 0]

Проверено только что, Al*dec Ac*tive-HDL6.2 SP1 он уже распознает оператор generate, без SP1 он даже не знал что это, но только не исправлен до сих пор баг, симуляцию делать он не может, засовывал примеры из стандарта Verilog 2001, один из них:

 

module gray2bin1 (bin, gray);

parameter SIZE = 8; // this module is parameterizable

output [size-1:0] bin;

input [size-1:0] gray;

genvar i;

generate for (i=0; i<SIZE; i=i+1) begin:bit

assign bin = ^gray[size-1:i];

end endgenerate

endmodule

 

работать не работает, пишет:

# Error: VCP2000 generate.v : (27, 22): Syntax error. Unexpected token: <[O_LESS]. Expected tokens: '#' , '(' , '.' , ':' , 'delay' ... .

причем IS*E6.2 нормально проглатывает пример и синтезирует. По этой причине хочу поработать с Mod*elSim 5.8, узнать как он реагирует, нужен CRACK на него :), дайте плс :).

GENERATE очень полезная вещь с точки зрения программирования FPGA, и если его софт не поддерживает, то это огромный минус.

[druzhin 4]

Смотри мой пост тут http://forum.electronix.ru/index.php?showtopic=1212