Перейти к содержанию
    

AndreyZ

Свой
  • Постов

    33
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о AndreyZ

  • Звание
    Участник
    Участник

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. Точки привязки необходимы для того, чтобы с помощью оптической системы визуального контроля точно определять положение платы на столе машины автоматической установки компонентов. Обычно делают три глобальные точки привязки в по углам ПП, а также локальные, если плата содержит SMD компоненты с малым шагом (0.65мм и менее). Обычно делается пара локальных привязочных точек в диагонально противоположных углах компонента (за его контуром), либо, если для этого нет места одна точка привязки по центру компонента (под корпусом). Теоретически точки привязки могут стоять в любом месте рядом с компонентом. Их форму и размер лучше согласовать с вашим предполагемым сборшиком печатной платы. Также требования к точкам привязки определены в стандартах IPC.
  2. Раритет, однако... (в смысле плата). МПП с нечетным количеством слоев это круто!!!
  3. vm1, очень раз за вас. Что касается редактирования контуров, тут вы пожалуй правы. В некоторых случаях быстрее получается его заново перерисовать (обвести), предварительно перенеся оригинал на другой слой. Кстати, по моему один из ваших вопросов этой темы остался неотвеченным:- Попробуйте команду Ctrl-J. В этом случая паралельные связи не удаляются.
  4. Как раз наоборот - с проблемой демонтажа. При некачественной припайке корпуса зачастую бывает необходимо снять его, перенакатать шарики и установить заново. Размер боковых захватов головки демонтажа позволяет снимать BGA корпуса, размещенные друг к другу гораздо ближе чем рекомендуемые 5мм. Однако упомянутое требование в основном определяется допустимым тепловым воздействием на соседние микросхемы при демонтаже.
  5. Трудно что-то добавь к тому что было сказано bms. Очень грамотный совет. Что касается чередования на разъемах скорее всего это делается для того чтобы обеспечить путь обратных токов (если речь не идет о разъемах, обеспечавающих также и согласование импеданса). На вашей плате обратные токи пойдут по смежной с трассами плоскости (plane). Лучше всего обеспечить согласование внешними резисторами. Использование FPGA "Digitally Controlled Impedance" при больщом числе сигналов может привести к проблемам с термостабилизацией.
  6. Вы здесь пытаетесь подменить понятия - эквивалентность выводов ЭРЭ означает что система позволит вам менять их местами между собой, однако это не означает что данные изменения появяться в схеме без вашего участия. Их нужно было внести вручную или хотя бы выполнить back annotation из PCB. Все системы проектирования ПП работают именно так. IMHO, крутить гораздо проще - попробуйте выбрать резистор или группу резисторов (даже если вы их уже установили с точностью до микрона), затем Ctrl Q, а затем введите угол разворота (180 град). А кто вообще что то говорил про моделирование? Какое моделирование? Электрическое? Я всего лишь предложил вам поставить себя на место программиста-разработчика САПР с тем, чтобы вы постарались понять к чему приведет ваше предложение о том, что в разные моменты времени резистор может быти подключен к конкретной цепи то одним концом то другим (неважно каким). Отнеситесь к этому по-философски - вы приобрели бесценный опыт который запомните надолго и больше никогда так делать не будете. И как бы вам этого не хотелось система проектирования (PADS) в том что произошло не виновата. Позвольте еще один совет - почаще сохраняте промежуточную информацию (PCB database & ECO-files), в этом случае было бы легко откатиться назад и вы к примеру смогли бы воспользоваться моим советом из предыдущего письма.
  7. По поводу атрибутов все просто: На мой взгляд это весьма полезная вещь, впрочем если на данном этапе вы ими не пользуетесь, пожалуйста - можете в меню Compare/ECO tools на закладке Comparision выбрать режим сравнения без аттрибутов (Ignore All Attributes). Свою ситуацию вы на мой взгляд описали немного сумбурно. Если я правильно понял к моменту перенумерации поз. обозначений на ПП, плата схеме не соответствовала в том, что у части резисторов на плате ножки былы переставлены между собой. Если это так, и вы вопреки здравому смыслу запустили перенумерацию в тот момент, когда ПП и схема не соответствовали, то тут действительно уже ничего не исправить. (Кстати, если речь идет о резисторах а не к примеру резисторных сборках, зачем вообще потребовалось менять местами терминалы "1" и "2"?) А теперь поставьте себя на место разработчика САПР ПП. Не думаю что вы бы обрадовались дополнительной неопределенности в списке цепей в виде полной эквивалентности ножек всех резисторов, когда в разные моменты времени резистор можеть быть подключен к определенной цепи любой из своих ножек. Вы никогда не задумывались почему ПО анализа списка цепей печатных плат и программы, выполняющие, LVS (layout vs schematic) контроль ИМС, суть вещи различного уровня сложности? vm1, если у вас сохранился ECO-файл, сгенеренный в процессе перенумерации поз.обозначений, вы могли бы определенным образом откорректировав этот файл (сделав обратную перенумерацию), попытаться вернуть дизайн к первоначальному состоянию. Затем, сравнив ПП со схемой, вы сможете найти какие резисторы на схеме вам нужно развернуть на 180 град. Впрочем, если ваша ПП небольшая, возможны и менее трудоемкие варианты решения проблемы. Успехов.
  8. На всех этапах проектирования стараться поддерживать соответствие схемы и ПП. Т.е делать forward / back annotation достатчно регулярно (по крайней мере перед тем, как хотите запустить перенумерацию поз. обозначений на ПП, обязательно убедитесь что ваша ПП строго схеме соответствует, иначе в дальнейшем концов будет не найти). Если же эти неприятности уже случились как вы правильно догадались нужно делать частичное ECO. В получившемся ECO-файле вы с помощью любого текстового редактора удаляете все ненужные на ваш взгляд комманды (либо добавляете свои). Вообще то технология редактирования ECO-файлов является черезвычайно мощным средством группового редактирования как ПП так и схемы.
  9. Безусловно в основном всё определяется размером и типом шарика. Их общее количество (а по-сути общий вес ИМС) влияет незначительно (см. приложенный файл от Xilix) и в первом приближении может не учитываться. Размер шарика следует проверить обязательно потому что бывает и так что функционально взаимозаменяемые микросхемы в одном и том же типе корпуса но от разных производителей могут иметь несколько различный размер шара, что в определённых случаях приводит к некачественной припайке. Кроме того, даже если в дизайне вы всё сделали идеально, необходимо убедиться что компания, собирающая вашу ПП нанесёт нужное количество паяной пасты (это определяется заказанным вами шаблоном) и применит правильный тепловой профиль. Если все вышеперечисленные условия выполнены BGA - корпуса припаиваются очень качественно. BGA.pdf
  10. Sergey, Когда вы говорите “паяльная маска” первым делом хочется думать что речь идёт о маске (шаблоне) для нанесения паяльной пасты (Paste Mask), хотя из контекста следует что вы имели ввиду защитную маску ПП в просторечии “зелёнку” (Solder mask). К настоящему времени написано огромное количество литературы по вопросу припайки BGA . Преимущества и недостатки методов SMD и NSMD вы можете посмотреть хотя бы в приложенных статьях. В основном на печатной плате КП задаются методом NSMD, в то время как на корпусе ИМС – методом SMD. Следует очень внимательно отнестись к вопросу выбора геометрии КП для BGA и не всегда безусловно следовать рекомендациям изготовителя ИМС (Так, например. рекомендации Xilinx отличаются от рекомедаций большинства фирм и cтандартов). При этом кроме шага BGA следует учитывать размер шарика и в определённой степени размер BGA. 2000NOV30_BD_AN.PDFan1231rev2a.pdf
  11. To Maestro: Хочу добавить свои 2 копейки в поддержку сказанного GKI. Мы, к примеру, не посылаем производителю IPC356, а даём разрешение извлекать netlist из герберов. Мы поступали так даже для плат, содержавших более 60000 точек тестирования. Если в процессе проектирования ПП вы полностью понимаете что творите - проблем не будет. Кстати, о создании списка цепей для тестирования из PCAD вы можете посмотреть здесь: http://forum.electronix.ru/index.php?showt...=30entry32795
  12. Мы заказываывем так: Flatness < 0.8% across board. Если заказываете в Росии - читайте ГОСТы.
  13. Jul, посылаю вам обешанный перевод главы 7. От качества оригинального документа я не в восторге – можно было написать короче и понятней. К сожалению очень часто документация пишется людьми, далёкими от создания программ или их тестирования. Мне показалось что в данном случае технический писатель, создавший документ, так к примеру до конца и не понял назначение "Conditional rules”. Я постарался внести в документ минимальные исправления. Lesson_7.doc
  14. Вообще то говоря всю интересуюшую вас информацию вы можете получить непосредственно от фирм-изготовителей. Мы пользовались услугами T S M C. Технология 0.18um Logic, General. Пластина 200мм. У них сушествует понятие “Cyber shuttle”. Это когда на одной пластине собираются заказы нескольких десятков клиентов. Для наиболее распостранённых технологий запуск Cyber shuttles производится ежемесячно. Одному клиенту выделяется область пластины 5мм * 5мм (но, насколько я помню, не более 4-х таких областей). При этом вы получаете не менее 40 чипов. Стоимость участия в Cyber shuttle - $30K (за 5x5мм). Вы, впрочем, можете получить 50% скидку (т.е. $15K), если будете участвовать в проводимой фирмой программе IP (Intellectual Property). При этом разумеется необходимо чтобы ваше изделие представляло интерес. Вы посылаете производителю топологию ASIC’a, DRC и LVS отчёты (это чтобы в дальнейшем с вашей стороны не было претензий) и список меток IP. Если предполагается flip-chip – накатка шариков обойдётся вам ещё $20K. Eщё $10K, если нужен слой redistribution. Корпусирование советую заказывать у специализированных фирм. Wire bonding для малых партий может обойтись до $10K (может быть и дешевле найдёте). Flip-chip обойдётся вам $15K-$20K (думаю для большинства фирм это MOV – min order value). Если вы будете заказывать партию чипов 10000 шт это обойдётся в районе $500K при этом примерно $200K – стоимость изготовления масок.
  15. Можно переводить "Part" как элемент но только в смысле Электро Радио Элемент (ЭРЭ). Для элемента принципиальной схемы (т.е. его условного графического обозначения компонента - УГО) используется термин CAE decal. мои 2 копейки ...
×
×
  • Создать...