реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Иерархическое имя сигнала на VHDL, поддержка в Vivado2016.4
NikSave
сообщение Feb 15 2018, 15:31
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 87
Регистрация: 26-05-09
Пользователь №: 49 592



Всем добрый день.
К логическому анализатору (находится в топе) подключил сигнал находящийся в вложенном компоненте (точнее там два уровня вложения). Проект откомпилировался, но сигнала в анализаторе нет. Кто-нибудь точно знает поддерживается ли в vivado 2016.4 иерархические имена сигналов? Разумеется файлу поставил поддержку vhdl2008. Заранее спасибо за ответы.
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Feb 15 2018, 18:57
Сообщение #2


В поисках себя...
****

Группа: Свой
Сообщений: 538
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Цитата(NikSave @ Feb 15 2018, 18:31) *
Всем добрый день.
К логическому анализатору (находится в топе) подключил сигнал находящийся в вложенном компоненте (точнее там два уровня вложения). Проект откомпилировался, но сигнала в анализаторе нет. Кто-нибудь точно знает поддерживается ли в vivado 2016.4 иерархические имена сигналов? Разумеется файлу поставил поддержку vhdl2008. Заранее спасибо за ответы.

А Вашего сигнала в принципе может и не быть. Синтезатор может спокойно взять и "оптимизировать" их. Ну или поменяет полярность сигнала rolleyes.gif
Самый надежный способ - выводить их на top уровень.
Go to the top of the page
 
+Quote Post
NikSave
сообщение Feb 16 2018, 15:33
Сообщение #3


Частый гость
**

Группа: Участник
Сообщений: 87
Регистрация: 26-05-09
Пользователь №: 49 592



Цитата(Flip-fl0p @ Feb 15 2018, 21:57) *
А Вашего сигнала в принципе может и не быть. Синтезатор может спокойно взять и "оптимизировать" их. Ну или поменяет полярность сигнала rolleyes.gif
Самый надежный способ - выводить их на top уровень.

Ну, во-первых, сигнал есть - это точно. Выводить их все на топ уровень, конечно, можно но это довольно гемморойно: обявить его в компоненте, объявить в топ-модуле, ну и в port map. И вообще мне одному кажется что vhdl какой-то нахлобученный и избыточный или не только мне?. Вот, например, зачем объявлять компонент в топ модуле?
Go to the top of the page
 
+Quote Post
Tausinov
сообщение Feb 16 2018, 16:34
Сообщение #4


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 19-10-13
Пользователь №: 78 795



Цитата(NikSave @ Feb 16 2018, 18:33) *
Ну, во-первых, сигнал есть - это точно. Выводить их все на топ уровень, конечно, можно но это довольно гемморойно: обявить его в компоненте, объявить в топ-модуле, ну и в port map. И вообще мне одному кажется что vhdl какой-то нахлобученный и избыточный или не только мне?. Вот, например, зачем объявлять компонент в топ модуле?

Нет, тут много таких. Некоторые сразу и довольно настойчиво начинают агитировать за Verilog.
VHDL-2008 позволяет не объявлять. Можно делать так:
Код
     ....
     U_1 : entity library_name.entity_name(structure_name)
     ....

Ну и еще некоторые упрощения, свойственные Verilog'у. Полный список можно легко найти в гугле.
А так, VHDL несколько более избыточен, но это плата в том числе за то, что основные ошибки обнаруживаются еще на этапе компиляции. В общем полезнее знать оба, а чем уже пользоваться на постоянной основе - решать вам или подстраиваться под требования компании.

Сообщение отредактировал Tausinov - Feb 16 2018, 16:35
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Feb 16 2018, 16:36
Сообщение #5


В поисках себя...
****

Группа: Свой
Сообщений: 538
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Цитата(NikSave @ Feb 16 2018, 18:33) *
Ну, во-первых, сигнал есть - это точно. Выводить их все на топ уровень, конечно, можно но это довольно гемморойно: обявить его в компоненте, объявить в топ-модуле, ну и в port map. И вообще мне одному кажется что vhdl какой-то нахлобученный и избыточный или не только мне?. Вот, например, зачем объявлять компонент в топ модуле?

А в VHDL компонент давно уже объявлять не надо. Можно написать так:

Код
    module_name_comp : entity work.module_name
    port map
    (
        clk        =>
        ena        =>
        sclr       =>
        data_out   =>
    );

Более подробно посмотрите тут: http://www.fpga-dev.com/leaner-vhdl-with-e...-instantiation/
Go to the top of the page
 
+Quote Post
andrew_b
сообщение Feb 17 2018, 04:21
Сообщение #6


Профессионал
*****

Группа: Свой
Сообщений: 1 885
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Цитата(Tausinov @ Feb 16 2018, 19:34) *
VHDL-2008 позволяет не объявлять.
Это позволяет ещё VHDL'93.
Go to the top of the page
 
+Quote Post
NikSave
сообщение Feb 17 2018, 05:02
Сообщение #7


Частый гость
**

Группа: Участник
Сообщений: 87
Регистрация: 26-05-09
Пользователь №: 49 592



Цитата(Tausinov @ Feb 16 2018, 19:34) *
Нет, тут много таких. Некоторые сразу и довольно настойчиво начинают агитировать за Verilog.
VHDL-2008 позволяет не объявлять. Можно делать так:
Код
     ....
     U_1 : entity library_name.entity_name(structure_name)
     ....

Ну и еще некоторые упрощения, свойственные Verilog'у. Полный список можно легко найти в гугле.
А так, VHDL несколько более избыточен, но это плата в том числе за то, что основные ошибки обнаруживаются еще на этапе компиляции. В общем полезнее знать оба, а чем уже пользоваться на постоянной основе - решать вам или подстраиваться под требования компании.


Вот за это реальное спасибо. А то как-то утомляет лишняя писанина.
Go to the top of the page
 
+Quote Post
Lixlex
сообщение Feb 22 2018, 08:49
Сообщение #8


Участник
*

Группа: Участник
Сообщений: 40
Регистрация: 8-11-11
Из: Рязань
Пользователь №: 68 183



Оффтоп: А чем Вас не устроил способ настройки ILA через визард setup debug? Обычно я в отдельной секции кода дублирую исследуемые цепи(для уникальности к имени добавляю какой-нибудь выделяющийся префикс) и помечаю новые цепи директивой mark debug. Таким образом убиваю сразу двух зайцев:
1) Имеем доступ к выходам исследуемых регистров(как известно, если пометить регистр директивой mark debug это нам ничего не даст)
2) После отладки удаляем debug-секцию и получаем чистый код

В качестве недостатка способа могу отметить необходимость написания двух строк кода на одну исследуемую цепь(если речь идет о verilog).

Сообщение отредактировал Lixlex - Feb 22 2018, 08:55
Go to the top of the page
 
+Quote Post
Sulim4n
сообщение Feb 26 2018, 14:37
Сообщение #9





Группа: Участник
Сообщений: 5
Регистрация: 7-12-14
Пользователь №: 84 015



Я обычно помечаю сигнал mark_debug непосредственно в коде через:
attribute mark_debug : string;
attribute mark_debug of *имя_сигнала*: signal is "true";

При запуске Set Up Debug в Vivado все помеченные таким образом сигналы автоматически добавляются в список.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th April 2018 - 16:07
Рейтинг@Mail.ru


Страница сгенерированна за 0.00927 секунд с 7
ELECTRONIX ©2004-2016