holyglory

В плейсере это можно делать через GUI. Во всяком случае можно было делать во времена Libero 6

Cordic - 477Мгц. На каком камне он запустится быстрее? Жирные - согласен. Жирные камни - это именно та ниша, на который Акроникс решил начать бороться. А с какими камнями и китами вы сравниваете цены?

Ну судя по X на выходе, оно не выбирается. Опубликуйте кусок кода.

Ну такие отладки для Xilinx, типа от Hitechglobal (http://www.hitechglobal.com/Boards/Virtex6_HXT_100GIG.htm) совсем маловероятно что можно купить дешевле чипа в розницу. Альтера также подписала контракт с Intel Foundry, но, вероятнее всего, 14-нм ПЛИС Акроникс появятся раньше. Xilinx на фабы Intel, скорее всего, не влезет.

UPD gaisler.leon3sh 157Mhz CORDIC - 477MHZ, для dw=12. Requested Estimated Requested Estimated Clock Clock Starting Clock Frequency Frequency Period Period Slack Type Group ------------------------------------------------------------------------------------------------------------------------ cordic|clk 833.1 MHz 477.7 MHz 1.200 2.093 -0.893 inferred Autoconstr_clkgroup_0 ================================================================================ ======================================== Хотя для Акроникс его правильней бы в память засунуть. Это сразу 750Mhz для dw=16.

У меня засинтезировался на 149.5. (G02912.90X-SP1-1) Ощущение 300Мгц действительно пропало. Посмотрим что будут давать новые версии синтезатора. Первое время производительность считали по конвейеру подсчета хэша SHA2-256 (битмайнер). Первые версии синплифая разводили на 140Mhz, а сейчас выдает 430+. И судя по всему, синтезатор можно еще улучшать и улучшать. Многовходовую логику можно заменять таблицами в LRAM, которая работает на 750+mhz.

Такой тулзы пока нет. Когда будет - выясняем. Примеры сделаем. Насчет проще - хотелось бы конкретики. Акроникс совместно синплифаем регулярно выпускает новые библиотеки для синтеза. Новая была выпущена менее месяца назад, ваша - скорее всего в 2012. Разница в результатах работы синтезатора иногда колоссальна. Плюс, попробуйте поиграться опциями retimng, pipelining, time borrowing, retime registers forward. По моим ощущениям Leon должен заработать мегагерцах на 300 - 400.

А на каком уровне приодеть? Аппаратная кора висит на AXI, большинство параметров задаются в GUI софта (http://www.achronix.com/wp-content/uploads/docs/Speedster22i_PCIe_User_Guide_UG030.pdf, скриншоты начиная с 45 страницы). Чего еще нужно для счастья? Пожелания принимаются и учитываются. Это выглядит вот так: http://www.achronix.com/wp-content/uploads...Guide_UG031.pdf

Да ничем:) Эта ситуация по сути ничем не отличается от ситуации с асиками. А дальше все зависит от того, какие технологии рекомендует исопльзовать производитель конкретной ПЛИС для организации сброса и как он там что оптимизирует. Xilinx рекомендует вообще отказываться от сброса в пользу инициализации тригеров во время загрузки прошивки. Поэтому многие коры для Xilinx, вроде бы написанные на чистом HDL без переработки под другую платформу не лягут. А необходимость переработки не всегда очевидна, поскольку на конструкцию "reg r = 0;" не каждый синтезатор ругнется. Вспомнил еще один нюанс. У ProASIC на уровне топологии нет понятия тригера вообще. Там схема тригера заложена в структуру одного Tile, который может быть тригером, лэтчем или лутом в зависимости от конфигурации, поэтому из всех знакомых мне платформ он наиболее приближен к ASIC с точки зрения проектирования. И если дизайн большой - то иногда требуется организовать правильную дистрибуцию сброса, поскольку один большой сброс на какую-нибудь APA1000 при достаточно быстром клоке (30Mhz+) может из-за большой нагрузки слишком сильно разбегаться для разных кусков матрицы. И Actel Designer (тогда еще 6.х) эти ситуации НЕ отлавливал - не знаю как сейчас (он тогда и нарушение hold time и утригеров, помнится, не сразу отлавливать начал, поскольку внутри рассматривал тригер не как тригер, а как LUT с внутренней обратной связью). Поэтому либо его надо руками заводить на отдельную глобальную цепь (GLINT), либо вводить отдельные цепи сброса на разные контроллеры и следить за тем, чтобы они на уровне синтезатора не склеивались.

642Мгц по результатам разводки. По предварительным оценкам можно побороться за 740. Желающим можем выдать софт. Synplify Pro заточенный под платформу Achronix входит в состав пакета ACE AC22iHD210 при штучной закупке будет стоить от 22 100 руб, в партиях от 1000 штук - от 11 300 рублей. Для заказа будет доступен, скорее всего, к концу года. Сейчас для заказа доступны HD1000 и HD680 Возможно в при появлении конкурирующих чипов ценик снижаться будет. Сейчас сказать сложно. DevKit получился довольно навороченным, а потому и дорогим - 522т.р. для штучной закупки. Вероятнее всего, до конца лета будет объявлена скидочная акция.

Асинхронный сброс заводить можно. И нужно:) Только вход асинхронного сброса триггера должен являться выходом триггера, работающего в этом же тактовом домене. Иначе после разводки можно схлопотать ситуацию, грубо говоря когда сброс до части триггеров дойдет до фронта клока, а до другой - после. Можете для ввода сброса в матрицу использовать следующий модуль: `resetall `timescale 1ns/10ps module advResetDebounce( i_clk, i_rst, i_rst_n, o_rst, o_rst_n ); // synopsys template parameter T = 1, WCNT_WIDTH = 10; // Internal Declarations input i_clk; input i_rst; input i_rst_n; output o_rst; output o_rst_n; wire i_clk; wire i_rst; wire i_rst_n; wire o_rst; wire o_rst_n; // Local declarations // Internal signal declarations reg [WCNT_WIDTH-1:0] wcnt; reg rst_latch; wire ints_in_rst; assign ints_in_rst = (~i_rst_n)|i_rst; always @(posedge i_clk or posedge ints_in_rst) if (ints_in_rst) rst_latch <= 1'b1; else rst_latch <= 1'b0; always @(posedge rst_latch or posedge i_clk) if (rst_latch) wcnt[WCNT_WIDTH-1:0] <= #T ~0; else if (|wcnt[WCNT_WIDTH-1:0]) wcnt[WCNT_WIDTH-1:0] <= #T wcnt[WCNT_WIDTH-1:0] - 1; reg r_rst; always @(posedge rst_latch or posedge i_clk) if (rst_latch) r_rst <= #T 1'b1; else r_rst <= #T (|wcnt[WCNT_WIDTH-1:0]); assign o_rst = r_rst; assign o_rst_n = ~r_rst; endmodule // advResetDebounce

module clkDivTest #( // synopsys template parameter T = 1 ) ( // Port Declarations input wire i_clk, input wire i_rst, output wire o_div ); // Instances // HDL Embedded Text Block 1 eb1 // eb1 1 reg [63:0] cnt; reg r_cmp0; always @(posedge i_clk or posedge i_rst) if (i_rst) cnt <= #T 0; else cnt <= #T cnt + 1; always @(posedge i_clk) r_cmp0 <= #T (cnt == 0) ? 1 : 0; assign o_div = r_cmp0; endmodule // clkDivTest По результатам работы Sinplify почти 593МГц Requested Estimated Requested Estimated Clock Clock Starting Clock Frequency Frequency Period Period Slack Type Group -------------------------------------------------------------------------------------------------------------------------- clkDivTest|i_clk 804.2 MHz 592.9 MHz 1.244 1.687 -0.443 inferred Autoconstr_clkgroup_0 ================================================================================ ========================================== Результаты разводки будут чуть позже

Убедитесь, что правильно завели сброс. Сброс для Актеловских ПЛИСин должен быть синхронизирован с основным клоком (как правило это вылезает на моделировании после разводки или уже в железе). Убедитесь, что у вас дизайне отсутствуют конструкции, свойственные для дизайнов под Xilinx, вида: reg [WIDTH-1:0] somthing = 0; Это присвоение никаким образом не влияет на результат синтеза, и в итоге на моделировании нетлиста вы можете получить X.

Сравнительные анализы скоро будут доступны на сайтах сторонних компаний. Любой анализ с указанием конкретных конкурирующих платформ может быть воспринят как недобросовестная конкуренция. Особенно это касается тестов производительности. Для любой платформы всегда можно сделать боле выигрышный тест производительности. За опечатки извиняемся. Больше не повторится.

Трехмесячную лицензию можем предоставить бесплатно. Полная лицензия стоит 73т.р., чем больше мест - тем дешевле. Скорость и потребление (при сравнении с конкурентами) вполне соответствуют новой технологической норме 22-нм.