[DLR 0]

Подскажите кто может,

 

В проекте на VHDL ISE 6.3 необходимо использовать всю блочную-RAM, находящуюся в ПЛИС VertexE 300 (16K), как один массив.

Можно ли это сделать, и если да то как?

 

Заранее спасибо! :)

[papasha 0]

Сгенерить корегеном.

[belena7 0]

da. zaxodish' v CoreGen vibiraesh' tam Block RAM, opredelyaesh' razmer address i data bus (isxodya iz dostupnosti v tvoem Virtex) ono tebe generiruet i tbl vstavlyaesh' iz file *.vho ego kak component v svoi code. Vsego lish'

[DLR 0]

А на языке VHDL никак?

или как CoreGen подключить в проект на VHDL?

[V1ad 0]

А на языке VHDL никак?

или как CoreGen подключить в проект на VHDL?

<{POST_SNAPBACK}>

 

К сожалению, Вы не сказали, какую память Вы хотите создать: двух- или однопортовую.

Block RAM - это библиотечный элемент объемом 4кБит.

RAMB4_Sn - однопортовая RAM

RAMB4_SmSn - двухпортовая RAM

где n,m - разрядность шины данных

Их описание есть в документации Libraries Guide Xilinx, например ISE. А еще лучше описание взять из самой библиотеки Virtex.

Соответственно, если требуется описать блок памяти 16К в VHDL, надо создать компонент в который подключить один из двух вышеуказанных компонентов и, например, конструкцией generate разможнить в нужном формате эти BlockRam.

 

Что касается Coregen, то он создает уже готовый компонент, который просто подключаете к себе в проекте.

[DLR 0]

А на языке VHDL никак?

или как CoreGen подключить в проект на VHDL?

<{POST_SNAPBACK}>

 

К сожалению, Вы не сказали, какую память Вы хотите создать: двух- или однопортовую.

Block RAM - это библиотечный элемент объемом 4кБит.

RAMB4_Sn - однопортовая RAM

RAMB4_SmSn - двухпортовая RAM

где n,m - разрядность шины данных

Их описание есть в документации Libraries Guide Xilinx, например ISE. А еще лучше описание взять из самой библиотеки Virtex.

Соответственно, если требуется описать блок памяти 16К в VHDL, надо создать компонент в который подключить один из двух вышеуказанных компонентов и, например, конструкцией generate разможнить в нужном формате эти BlockRam.

 

Что касается Coregen, то он создает уже готовый компонент, который просто подключаете к себе в проекте.

<{POST_SNAPBACK}>

 

 

 

Большое спасибо за ликбез!

 

;)