Если это еще актуально, или еще кому-нибудь поможет,
то при установленном бите FINT при входе в прерывание процессор обнуляет биты CD2, CD1, CD0,
которые отвечают за деление частоты после PLL, и восстанавливает их при выходе из этого прерывания,
поэтому PLL не требуется время на перезахват частоты.
Но судя по тому, у вас частота ядра в ТРИ раза меньше чем максимальная,
вы, для ее понижения, не использовали биты CD2, CD1, CD0.
Если все они равны 0, то в прерывании частота ядра останется прежней.
На счет того как поведут себя частоты UART и SPI, то есть надежда, что они не изменяться,
поскольку это не описано в списке аномалий процессора.
Однако в этом списке аномалий сказано, что, если значения поля CD[2..0] установить меньше 3,
то ухудшаются шумовые свойства АЦП, правда, непонятно насколько сильно.