Перейти к содержанию
    

ModelSim - ошибка "A begin/end block was found with an empty body"

Есть "always @posedge", внутри которого есть, в том числе, следующее:

 

70 if (Bits[2] & Bits[1] & Bits[0]) 
71                         begin
73                            BUSY = 1'b0;
73                            MRDY = 1'b0;
74                         end;

 

Quartus вполне нормально это компилирует, но вот ModelSim выдает ошибку:

 

* Error: C:/TEST.v(74): A begin/end block was found with an empty body. This is permitted in SystemVerilog, but not permitted in Verilog. Please look for any stray semicolons.

 

Поиск в интернете решить проблему не смог, поэтому обращаюсь к помощи зала... Что это, и как с этим бороться ???

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

; после end уберите

Блин, оно же мне нормальным английским языком насчет этого говорило, а я не слушал... Спасибо !

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...