Перейти к содержанию
    

leevv

Свой
  • Постов

    101
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о leevv

  • Звание
    Частый гость
    Частый гость

Контакты

  • ICQ
    Array

Посетители профиля

1 475 просмотров профиля
  1. Нашел эту ветку только сейчас. На счет питона для embedded. Последние разработки на PYNQ framework http://www.pynq.io/ от Xilinx мне кажутся очень интересными. С одной стороны снижается барьер для application developer(например data scientists) в работе с FPGA. С другой стороны для разработчика FPGA можно использовать все преймущества интерактивной разработки и, например, быструю визуализацию данных в том же Jupiter Notebook.
  2. Слов нет до чего дошел прогресс. Интересно сколько будет стоить и будут ли дешевые варианты. www.xilinx.com/RFSoC
  3. Очень рекомендую http://mcuoneclipse.com/ Много полезного про Processor Expert.
  4. есть такие слухи но будет в концe года
  5. Очень аппетитный чип по моему. Пока я на этапе освоения либеро (новая среда для меня). Будет совсем хорошо когда испекут в малом корпусе.
  6. У нас почему то другая беда. В 9.1 долго разводилось , но если разводилось то работало в железе. Под 10.1 разводится на ура и быстро. Но потом обнаружилось что в железе сбоит. Причем очень нестабильно и зависит от cost table. Пришлось добавить кучу констрэйнов. Видимо интерпретатор констрэйнов поменялся.
  7. Мы используем первый подход - EDK (XPS) as a top. Я считаю это оправданным особенно для больших проектов. Основное преймушество как я это вижу - это стандартизация. При всех недостатках MHS файла он служит топ левелом для всего проекта. И если IP pcore отлажен и работает в системе то он становится относительно легко переносимым в другие проекты. Более того удобно когда несколько человек независимо работают каждый над своим pcore-ом. Опять таки при всех недостатках coreconnect bus structure разработкой занимается Xilinx, а мы концентритуемся на своих "проблемах". Тот кто начинал с ISE 7.1 тот поймет какой прогресс Xilinx EDK сделала, и это вообщем-то бесплатно для пользователей.
  8. "перетягивание" констрайнов часто даёт обратный результат. P&R использует все свои "ресурсы" на проблемные констрейны, которые вы "перетянули". Наоборот помогает ослабить другие констрейны, которые можно ослабить.
  9. Как бы судьба этого стартапа не сложилась, он заслуживает уважения. Это первая ласточка. Асинхронный дизайн известен давно. Но этим друзьям удалось остаться в рамках существуюших технологий синтеза. Посмотрим, если все работает так как заявлено и им удастся на уровне обеспечить soft поддержку (tools, IP ), что как раз и есть самое сложное на мой взгляд, кто знает, они смогут конкурировать с X и A. Помимо 10G , интересно как им удалось заставить BRAM и mutipliers работать na 1.5 G?
  10. WiMAX

    посмотрите на Xilinx web site. Там они раздают ref.design, сделаный на sysgen. По моему до 6 каналов UP and DOWN. Может больше. Pretty impressive.
  11. Ну заведите сигнал на неиспользуемый пин и с него же снимите. Я думаю можно даже Bonded IO block использовать. То есть IO block у которого и вовсе нет наружнего пина. Хотя в V4,V5 не знаю точно можно ли их задействовать. В V2 можно было, но там нет IDELAY.
  12. hard это когда процессорное ядро встроено в fpga встроено как изюм в булку. Есть только у Х и, по моему у атмела. Раньше было у А, но потом они отказались в сторону soft proc. A soft proc, это IP собранное из логики самой fpga. Например Microblaze, Nios и т.д.
  13. Есть регулируемая задержка в каждом IO - IDELAY в Virtex 4 и IDELAY,ODELAY в Virtex 5. Каждый tap 75 ps. Всего 64 taps
  14. Это здорово что появился раздел SoPC. Вопрос к населению - насколько часто вы используете(или хотели бы использовать) именно hard CPU (например, типа Xilinx PPC) в реальных проектах? Я имею в виду реальную продукцию, поставляемую заказчику партиями, а не опытный образец. Судя по всему Х не отказывается от этой линии (на завтра обешают большую новость). При условии что в системе обязательно нужен и проц и fpga, можно рассмотреть 3 варианта: 1) fpga + proc кaк отдельные чипы. 2) fpga + soft proc(MB,Nios) 3) fpga + hard proc Преимушества/недостатки: 1) дешевле. Отлаженные tools/ проц устаревают. tools тоже 2) больше выбор. Гибкость - можно конфигурировать систему в зависимости от сегодняшней задачи, а завтра на той же платформе все отдать логике, например. / проц занимает логику 3) отлаженные tools, производительность / цена. ограниченные поставшики (Х только) У нас, например, я считаю PPC органично вписывается в проекты, посколько первично - гибкость системы и производительность. Цена сушественна, но не mass-production. Однако большого интереса в целом к hard PPC я что-то не наблюдаю.
  15. 10 versia budet edinoj dlja ISE,EDK,sysgen,chipscope. Ogidaetsja v nachale marta.
×
×
  • Создать...