Перейти к содержанию
    

Alex__M_15_1968

Участник
  • Постов

    22
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Alex__M_15_1968

  • Звание
    Участник
    Участник

Посетители профиля

1 743 просмотра профиля
  1. Добрый день, уважаемые коллеги. Нужна Ваша консультация по следующему вопросу. Есть "железо" на Spartan-6. При проектировании FPGA используется связка ПО Synplify Premier и ISE Design Suite , т.к. проект написан в SystemVerilog. На контакт GCLK заведена тактовая частота (mck_in), которая идет только на вход PLL/DCM, выходные такты из PLL/DCM используется в проекте. В дальнейшем, по мере развития проекта, потребовалось использовать не "фапчёванную" mclk_in для других целей. Для теста в проект был добавлен просто делитель частоты mclk_in. Синтезатор Synplify выдал следующую ошибку: Port 'mclk_in' on Chip 'Convertor' drives 1 PAD loads and 1 non PAD loads. Из документа Spartan-6 FPGA Clocking Resources (рис. Figure 1-8: Dedicated Clock Inputs Routed by BUFIO2) следует, что можно одновременно подать тактовый сигнал и на вход PLL/DCM и на BUFG, с выхода которого уже можно тактировать регистры. Каким образом указать Synplify, что нужно разветвить тактовую после by BUFIO2? Возможно нужно вставлять в код директивы вида: /* synthesis syn_insert_buffer = "BUFG" */ но это не помогло. Видимо что-то не так делаю...
  2. Спасибо за ответ. Да, логично положить это в слайсы, но если таблиц 60... и их размерность не 4х20, а 64х20, как в боевом проекте.... извините умолчал об этом Я здесь выложил сильно усеченный пример (по сути только 4 таблицы с выходами наружу) в расчете на совет по констрейнам. Боевой проект был сделан под 4й циклон (их теперь сложно купить), там разложилось нормально в т.ч. по M9K памяти поэтому логику работы проекта переделывать не хотелось бы, т.к. по расчетам, если использовать блочную память все должно влезть. не понял Ваш совет "Если хотите сэкономить слайсы и разводку, уберите второй слой чтения." поясните пожалуйста, если не сложно.
  3. Добрый день, уважаемые коллеги. Нужна Ваша консультация по следующему вопросу. Есть "железо" на Spartan-6. При проектировании FPGA используется связка ПО Synplify Premier и ISE Design Suite , т.к. проект написан в SystemVerilog. В проекте есть большое (порядка 60-ти) количество параллельно работающих таблиц (это ПЗУ, в которых лежат константы). Никак не удается "положить" эти ПЗУ в блочную память, таблицы сейчас хранятся в sliсe-ах, которых из-за этого не хватает для остальной логики проекта. Прикладываю для анализа максимально упрощенные файлы проекта. Файл верхнего уровня - регистры (по входным адресам и выходным данным) в контактах FPGA . Второй файл - теоретически должно быть 4 таблицы размерностью 4х20 разрядов каждая. Третий файл с константами для таблиц, всего 16 20р слов. Возможно ли эти таблицы упаковать в блочные памяти какими-то констрейнами, если да, то какими? Или нужно как-то иначе описать множество таких таблиц? Спасибо. mem.hex rom_taps2.sv rom_top.sv
  4. еще можно STMPS2151 или подобное но это дороже предохранителя ...
  5. Предлагаю услуги по проектированию электроники. Есть опыт в следующих областях: Проектирование многоканальных систем ввода/вывода и обработки в/из ПК различных сигналов в реальном времени. В областях гидроакустики, радиолокации, навигации. Проектирование плат ввода изображения в ПК. Проектирование печатных плат с использованием высокоскоростных ADC, DAC, image sensors, FPGA/CPLD, DSP ADI и TI, ARM, SOM NVIDIA. Разработка схемотехники и выбор элементной базы проектируемых устройств. Опыт разработки устройств с интерфейсами I2C, UART, CAN, RS, USB, ISA, VME, VESA, PCI, PCIe, Channel Link, Camera Link, 1G-Ethernet. В том числе в промышленном исполнении. Проектирование ПЛИС c 1993 ( Altera, Lattice, Xilinx). Нахожусь в СПб. e-mail для связи: [email protected]
  6. спасибо, за наводку. оттранслирую участникам проекта, пишущим ПО.
  7. повторюсь, нужно "универсальное АОН решение" стандарты связи мне неведомы. поэтому эта ветка и открыта. если всего того, что по-дилетантски, описано выше недостаточно, мне добавить пока нечего. если универсальное решение не реализуемо с точки зрения специалиста, это тоже ответ.
  8. я спрошу, но если это завязано на тип атс, а не стандартизовано одним стандартом, то значит не подходит, поскольку нужно универсальное АОН решение.
  9. я предполагаю где-то к офисной атс, точно Заказчик знает.
  10. я не владею терминологией, что такое сигнализация? можно пояснить подробнее? в wiki прочитал, что сигнализация это "техническое средство для взаимодействия различных устройств друг с другом в рамках обеспечения процедур установления, поддержки и завершения соединения, а также согласования различных параметров, связанных с соединением и передачей данных." по сути нужен АОН в этих 30ти линиях.
  11. Большое спасибо, я передам файл программисту. может поможет. но не уверен, т.к. первым делом мы хотели звук отладить (программисты, участвующие в этом проекте, не имели опыта работы с E1, но даже по информации с wiki вроде понятно, как декодировать звук), но вот как получить, если это возможно, информацию о номерах звонящих (тут нужен человек с опытом). Если у Вас есть опыт в разборе потока E1 и желание подключиться к этой работе, то я могу Вас связать с Заказчиком.
  12. Добрый день, коллеги. Нужна ваша помощь в такой задаче. Для отладки ПО, разбирающего поток E1, нужен файл, который бы содержал этот битовый поток (2 мбит, после HDB3 декодирования). Длительность сохраненного потока не очень важна. Но хотя бы 1000 кадров. Поиск в сети примера такого файла пока не дал результатов. Возможно у кого-то под рукой есть линия е1 и "железка", чтобы записать такой дамп или есть такой файл. Работа будет оплачена. С уважением, Алексей. [email protected]
×
×
  • Создать...