реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> SystemVerilog arrays.
Sergiysss
сообщение Jan 10 2017, 11:44
Сообщение #1





Группа: Участник
Сообщений: 9
Регистрация: 1-04-14
Из: Москва
Пользователь №: 81 180



Наболело пару вопросов по работе с массивами в SystemVerilog:
1) Есть ли разница при синтезе между упакованным двумерным массивом и неупакованным массивом? К примеру logic [31:0] ar1 [256:0] и logic [256:0][31:0];
2) Можно ли передавать значения массивов между модулями без использования структур:
Насколько я понял действия такие:
A) Упакованный массив можно использовать как порт модуля ( output logic [255:0][39:0] outstd). Все верно? (при этом возникает лично у меня warning при компиляции)
cool.gif Неупакованный массив нельзя использовать как порт модуля, значение массива можно передать путем его упаковки.
Тут возникает вопрос: какие есть способы это сделать?
Заранее спасибо.
Go to the top of the page
 
+Quote Post
Mad_max
сообщение Jan 10 2017, 12:13
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 312
Регистрация: 23-12-06
Из: Зеленоград
Пользователь №: 23 811



SystemVerilog For Design Second Edition "A Guide to Using SystemVerilog for Hardware Design and Modeling" by Stuart Sutherland и ко.

Там фсе написано, о чем Вы спрашиваете.
Go to the top of the page
 
+Quote Post
Realking
сообщение Jan 10 2017, 13:45
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 423
Регистрация: 4-10-04
Из: Нижний Новгород
Пользователь №: 771



Цитата(Sergiysss @ Jan 10 2017, 14:44) *
Наболело пару вопросов по работе с массивами в SystemVerilog:
1) Есть ли разница при синтезе между упакованным двумерным массивом и неупакованным массивом? К примеру logic [31:0] ar1 [256:0] и logic [256:0][31:0];
2) Можно ли передавать значения массивов между модулями без использования структур:
Насколько я понял действия такие:
A) Упакованный массив можно использовать как порт модуля ( output logic [255:0][39:0] outstd). Все верно? (при этом возникает лично у меня warning при компиляции)
cool.gif Неупакованный массив нельзя использовать как порт модуля, значение массива можно передать путем его упаковки.
Тут возникает вопрос: какие есть способы это сделать?
Заранее спасибо.


Неупакованный массив можно использовать как порт модуля
главное включить файл в проект


--------------------
Человек - это существо, которое охотнее всего рассуждает о том, в чем меньше всего разбирается.
Go to the top of the page
 
+Quote Post
Sergiysss
сообщение Jan 11 2017, 07:43
Сообщение #4





Группа: Участник
Сообщений: 9
Регистрация: 1-04-14
Из: Москва
Пользователь №: 81 180



Цитата(Mad_max @ Jan 10 2017, 15:13) *
SystemVerilog For Design Second Edition "A Guide to Using SystemVerilog for Hardware Design and Modeling" by Stuart Sutherland и ко.

Там фсе написано, о чем Вы спрашиваете.


Спасибо!
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st January 2017 - 15:15
Рейтинг@Mail.ru


Страница сгенерированна за 0.01469 секунд с 7
ELECTRONIX ©2004-2016