реклама на сайте
подробности

 
 
110 страниц V   1 2 3 > »  Start new topic
> Языки проектирования на ПЛИС (FPGA)
    Название темы Ответов Автор Просмотров Последнее сообщение
Важные темы
No new Pinned
99 makc 29 707 18th January 2017 - 11:29
Посл. сообщение: Flip-fl0p
No new Pinned
80 Vadim 14 029 16th January 2017 - 05:29
Посл. сообщение: warrior-2001
No new Pinned
! Topic has attachmentsДокументация на System Verilog  * 123» 17
Сбор документации на SVerilog. И обсуждение тонких моментов синтаксиса
252 dimasen 53 298 6th January 2017 - 15:19
Посл. сообщение: Fitc
No New Posts Pinned
! Ссылки на готовые описания модулей на форуме  * 12
все в одном документе/ветке форума
15 Maverick 3 154 19th November 2016 - 09:35
Посл. сообщение: Maverick
No new Pinned
48 CaPpuCcino 17 505 15th November 2016 - 20:11
Посл. сообщение: radigast
No new Pinned
! Topic has attachmentsxHDL. Хрестоматия для начинающих :)  * 1234
Начинаем изучать xHDL
55 Murr Von Kater 33 805 26th March 2014 - 16:49
Посл. сообщение: ZASADA
Темы форума
No New Posts  
core for PCI Express to I2C, SPI and UART
Нужно ядро PCIE в I2C, SPI, UART
6 Grave_Digger 127 Сегодня, 07:30
Посл. сообщение: AndreiUS
No New Posts
зачем нужна ПЛИС при разработке СБИС  * 12
нафига когда есть CADENCE?
22 addi II 1 108 19th January 2017 - 21:45
Посл. сообщение: yes
No New Posts  
5 Nedok 514 16th January 2017 - 16:42
Посл. сообщение: Koluchiy
No New Posts  
6 Vacik 370 11th January 2017 - 09:36
Посл. сообщение: Vacik
No New Posts
3 Sergiysss 220 11th January 2017 - 07:43
Посл. сообщение: Sergiysss
No New Posts  
25 Fitc 1 422 9th January 2017 - 20:42
Посл. сообщение: Fitc
No New Posts  
verilog функции $signed, $unsigned
Как реализованы данные функции?
1 Golikov A. 330 30th December 2016 - 14:05
Посл. сообщение: lexx
No New Posts  
задержки цифровой обработки
задержки цифровой обработки - умножение, деление
10 robix 501 29th December 2016 - 09:10
Посл. сообщение: bogaev_roman
No New Posts  
5 lena709 597 27th December 2016 - 16:24
Посл. сообщение: starley
No New Posts  
17 Leka 1 466 22nd December 2016 - 11:38
Посл. сообщение: Leka
No New Posts  
14 georgy31 531 20th December 2016 - 08:17
Посл. сообщение: georgy31
No new  
Topic has attachmentsVERILOG, тест бенч и не только  * 123» 6
verilog... поубивал бы... чесслово
79 Грендайзер 2 905 19th December 2016 - 12:32
Посл. сообщение: Грендайзер
No New Posts
Работа с двумерными массивами с точки зрения планеты "Железяка"
Обсуждение стиля создания массивов на языке описания аппаратуры.
5 Sergiysss 464 17th December 2016 - 09:05
Посл. сообщение: andrew_b
No New Posts  
Topic has attachmentsИ снова про Reset
Сброс части схемы если этого требует логика проекта
11 Flip-fl0p 677 5th December 2016 - 14:48
Посл. сообщение: ViKo
No New Posts  
6 OM-S 679 2nd December 2016 - 17:26
Посл. сообщение: Leka
No New Posts  
Про память.
Описание памяти на VHDL (xilinx V6)
10 Tpeck 557 2nd December 2016 - 08:26
Посл. сообщение: RobFPGA
No New Posts  
1 shide_3 323 29th November 2016 - 17:36
Посл. сообщение: yes
No New Posts  
Моделирование.
Как отключить instance в VHDL.
7 Tpeck 406 29th November 2016 - 09:10
Посл. сообщение: Tpeck
No New Posts  
2 sqrt(2) 282 29th November 2016 - 08:28
Посл. сообщение: sqrt(2)
110 страниц V   1 2 3 > »  Start new topic
59 чел. просматривают этот форум (гостей: 59, скрытых пользователей: 0)
Пользователей: 0

New Posts  Открытая тема (есть новые ответы)
No New Posts  Открытая тема (нет новых ответов)
Hot topic  Горячая тема (есть новые ответы)
No new  Горячая тема (нет новых ответов) 
Poll  Опрос (есть новые голоса)
No new votes  Опрос (нет новых голосов)
Closed  Закрытая тема
Moved  Тема перемещена
 



Запомнить эти параметры


RSS Текстовая версия Сейчас: 21st January 2017 - 15:24
Рейтинг@Mail.ru


Страница сгенерированна за 0.01422 секунд с 7
ELECTRONIX ©2004-2016