GJ6120

хотябы потому, что в предидущей беседе мы про Xtout говорили

Неверно написал. Конечно Xtout!!! Вы советуете сделать отдельный генератор? естественно Xtout. А для какой цели резистор?

Вопрос следующий. Собрали плату, разводка верная, FT2232 определилась программа для заливки прошивки ее видит, но при попытке прошивки пишет о проблемах с файлом прошивки. 1. Возможно что ПЛИС тупо не тактируется от резонатора? я сделал как сказали выше соединил Xtin с 16 входом ПЛИС. Может не стоило так делать? 2. Где можно почитать подробнее о подобной схеме загрузки данных в ПЛИС? PS Файл прошивки верен. Один взят демкой с сайта с этим стендом. Второй собран собственноручно по инструкции

Вопрос такой, собственно 2 1 FPGA+DDR = использование MIG? или есть способ обойтись без него? 2 спартан 6 имеет встроенный контроллер ДДР, как это реализуется? то есть конкретные ноги ПЛИС уже можно цеплять к ногам ДДР без описания на VHDL? Мы задаем только данные, которые передаются из ПЛИС в ДДР? еще в догонку вопрос где прочитать о совместимости конкретной DDR (производитель, обьем) и FPGA. может быть кто с ними работал посоветует коннкретные марки DDR?

Дык я ведь не против)) ну баксов до 150 можно спокойно выбирать, тем более если появится возможность убрать DDC (GC4016, который от TI и стоит 500 зеленых) все только рады, тем более интересный момент о интегрированном контроллере для DDR... Теперь вопрос весь как не пролететь с ПЛИСиной чтобы туда влезло все что мне надо, ну и по частоте тоже чтобы подошла, например смогу я эту спартан 6 затактировать например 200-300 МГц?

это ясно но насколько более скоростная? при большой загрузке чипа какую максимальную тактовую часоту потянет? мдайте ссылку где про это почитать конкретно? MIG это такие ПЛИС? эти ядра платные или бесплатные? и что дают на выходе? блок с выводами? VHDL код? никогда е пользовался IP core Сорри нашел что MIG это Memory Interface Generator

До сего момента работал на готовых китах, делал тольо стенд для лабораторок и серьезных вопросов не возникало. Теперь вопрос таков: мне необходимо разработать некий маршрутизатор/коммутатор на ПЛИС. На плате присутстствуют 3 АЦП, грейчип (DDC), память для буферизации, ЦСП. Схема примерно такова Исходя из нее сразу же несколько вопросов: 1. Как связана градация скорости ПЛИС (-4, -5 и т.д.) с тактовой частотой. Мне необходима тактовая частота 100-150 МГц, ну и соответственно как мне выбрать ПЛИС по частотным параметрам. 2. Мне необходимо использовать память для буферизации данных, предположительно это будет DDR SDRAM (если плохой выбор предложите пожалуйста что-нибудь другое). Чтобы сопрячь плис и DDR необходимо использовать microblase ip_core? или есть другой вариант? 3. По ПЛИСке я предварительно выбрал SPARTAN3 XC3S1500. Градация скорости 4. Может посоветуете что-нибудь более интересное. Цена особой роли пока не играет, но переплачивать не сильно хочется. ЗЫ что необходимо реализовать (пишу для помощи в выборе ПЛИС): 1 АЦП -> ПЛИС -> DDC ->ПЛИС -> DDR -> ПЛИС -> ЦСП 2 ЦСП -> ПЛИС -> DDC 3 ЦСП -> ПЛИС -> АЦП

сорри всем за глупый вопрос, все делал нормально. просто заглючил ISE. создал проект заново, все работает!!!!!!!!!! неделю насиловал сам себе мозг и думал что ничего не понимаю... сразу все делал через счетчик. все работает что проект новый совсем, что копипаст недельной давности :smile3046:

там обычный ких-фильтр, каким образом мне понять про децимацию? не улавливаю вашу мысль...

на счетчике реализовал, пробую проверять все это дело. интересно нет ли какой-нибудь функции или блока, который позволяет это сделать иным способом

согласен некореектно выразился, просто не пойму как это написать на VHDL

Собственно стоит задача создать децимирующий CIC фильтр. Сам CIC я вроде как написал опираясь на книги по ЦОС. Но это CIC без дециматора. То есть интегратор и гребенка library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity CIC is port (clk : in std_logic; data_in : in std_logic_vector (15 downto 0); data_out : out std_logic_vector (15 downto 0); clk_p : out std_logic ); end CIC; architecture Behavioral of CIC is signal shift1, shift2, shift3, shift4, shift5, shift6, shift7, shift8: std_logic_vector (15 downto 0); signal summ: std_logic_vector (20 downto 0); -- сигнал на выходе фильтра begin process (clk) begin if (CLK'event and CLK='1') then shift1 <= data_in; shift2 <= shift1; shift3 <= shift2; shift4 <= shift3; shift5 <= shift4; shift6 <= shift5; shift7 <= shift6; shift8 <= shift7; end if; end process; process (clk) begin if (CLK'event and CLK='1') then summ <= signed(shift8)-signed(shift1)+signed(summ); end if; end process; data_out <= summ(20 downto 5); -- уменьшаем разрядность для того чтобы выходной сигнал был 16ти разрядным(мне необходим выход 16 разрядов clk_p <= clk; end Behavioral; Я понимаю что есть оптимальный способ, поставить дециматор до гребенки, но для начала нало попробовать этот способ и поставить дециматор после того как сигнал пройдет через фильтр. Прочитал кучу статей про CIC, вроде понятно про сам CIC. Не ясно одно: а именно как реализовать дециматор программно на VHDL. Может вопрос глупый слишком, по идее ответ должен быть очень простой, но мне не ясно. Поиск по форуму и google особенно ничем не помог. Может я плохо искал. ЗЫ надеюсь что все же лыжи не едут...

спасибо! ну собственно я так и понял спасибо за подсказку!

да вообще то способен и примерно насчитал несколько делителей даже из 5% ряда, просто не был уверен до конца какой разброс может быть, а неуверенность заключалась в том, что я не знал где курить даташит именно, а английского не знаю (учил немецкий, а тут такая работа да и специальность, вот и учу английский теперь), теперь понял: собственно там написано из чего я понял Vccio - это напряжение на выходе микросхемы питания, которое должно быть от минимума до максимума... соответственно по формулам считается значение минимального и максимального высокого и низкого уровня. Я прав?

закинул я одно время стенд, но пришло время к нему вернутся, есть интересный вопрос. даиашит покурил пока не нашел ответ. вопрос такой мне надо на плиску завести +3,3В и +1,5В начальство требует по максимуму использовать имеющуюся элементную базу. +3,3 получаю с L4934ABV33, проблем нет особо то. +1,5 получаю с LM317 там 1,5 получается с помощью резистивного делителя, и там соответственно +1,5 менее стабильно, естественно буду использовать подстроечный резистор для плавной более точной регулировки. Подошел к вопросу собственно чтобы ПЛИС воспринимала +1,5 и +3,3 как высокий уровень (логическую "1") насколько велик может быть разброс от номинала(+- 0,05В это много?) этот вопрос мне несколько непонятен простите если это детский вопрос.