[nmurzin 0]

Здравствуйте.

До нынешнего момента жил на VHDL.

Решил переехать на Verilog.

 

Для хорошего точка вперед мне нужен следующий пример.

Модуль RModule.v, который описывает обычный триггер.

Тест бенч TB.v, который использует модуль RModule.v для моделирования.

Прошу вас поделиться примерами тест бенчей.

 

Из опыта работы c VHDL могу сказать, что в реальных проекта используется 20% синтаксиса.

Остальное видимо для академиков придумано.

Подозреваю, что c Verilog такая же история.

Описание стандарта и книжек по Verilog я конечно накачал, но буду рад вашим советам и ссылкам, которые помогут быстрее прийти к тем самым нужным 20%.

[iosifk 3]

Здравствуйте.

До нынешнего момента жил на VHDL.

Решил переехать на Verilog.

 

Для хорошего точка вперед мне нужен следующий пример.

Модуль RModule.v, который описывает обычный триггер.

Тест бенч TB.v, который использует модуль RModule.v для моделирования.

Прошу вас поделиться примерами тест бенчей.

 

Из опыта работы c VHDL могу сказать, что в реальных проекта используется 20% синтаксиса.

Остальное видимо для академиков придумано.

Подозреваю, что c Verilog такая же история.

Описание стандарта и книжек по Verilog я конечно накачал, но буду рад вашим советам и ссылкам, которые помогут быстрее прийти к тем самым нужным 20%.

Хотите поговорим по скайпу?

 

[ViKo 1]

В разделе форума по ПЛИС найдете массу отличных вопросов-ответов-примеров.

[_Ivan_ 0]

Найдите книгу в интернетах Харрис и Харрис - Digital design and computer architecture - есть перевод книги на русский язык.

Там есть 4 глава где на примерах цифровых схем есть синтаксис на верилоге и вхдл параллельно. Это вам поможет.

[andrew_b 14]

Douglas Smith. HDL Chip Design. Это таксть, библия. Во всей книге параллельные тексты.

[Vascom 0]

Простейший тестбенч будет краток, например:

`timescale 1ns/1ns

module test();

reg         clk;
reg         in;

initial
begin
    clk = 0;
end

always
#10 clk = ~clk;

wire out;

RModule RModule_uut(
    .clk    (clk),
    .in     (in),

    .out    (out)
);

initial
begin
$dumpfile("out.vcd");
$dumpvars(-1, test);

@(posedge clk) in = 1'b0;
@(posedge clk) in = 1'b1;
@(posedge clk) in = 1'b0;

$finish();
end
endmodule

[1891ВМ12Я 0]

Можно сходить по ссылке в моей подписи - там хороший тутор на английском языке. Всё по полочкам, с яркими картинками. Я сам когда-то по нему въезжал в язык, и решил в подпись добавить.

[1891ВМ12Я 0]

Можно сходить по ссылке в моей подписи - там хороший тутор на английском языке. Всё по полочкам, с яркими картинками. Я сам когда-то по нему въезжал в язык, и решил в подпись добавить.

Радостная новость (для меня и надеюсь не только для меня). Снова заработал сайт http://www.testbench.in - просто суперский сайт по Verilog SystemVerilog с упором на тестирование и верификацию. Там автор темы найдет абсолютно все ответы.