[robix 0]

Всем привет!

Коллеги, в vhdl заложена возможность выполнять цифровую обработку сигналов над такими типами как real, signed и др. Условно говоря в тексте программы

можно написать real <= real / real * real ** real или signed <= signed * signed / signed.

То есть простой и незатейливый способ перемножить, поделить и пр. целые числа и числа с плавающей точкой.

 

С другой стороны для тех же самых операций предлагается использовать специальные ip-корки, особенно для чисел с плавающей точкой. При этом эти корки

выполняют то же самое с приличными задержками и за несколько тактовых циклов.

 

Поясните, пожалуйста, кто нибудь, в чем принципиальная разница?

И если эти операции такие сложные, то какие у них могут быть задержки при использовании без корок, будет ли такой код работать в принципе!?

 

 

[1891ВМ12Я 0]

Такая конструкция синтезируется? Если да, то во что?

[robix 0]

Такая конструкция синтезируется? Если да, то во что?

Для signed данных синтезируется без проблем и работает. Во что пусть ответят гуру :)

[1891ВМ12Я 0]

Для signed данных синтезируется без проблем и работает. Во что пусть ответят гуру :)

Используете ли Вы ПЛИС какого-либо производителя? Есть шанс самому почувствовать себя гуру и открыть "RTL Viewer" в используемой САПР ;)

У меня есть подозрение, что либо оно оборачивает в корку, либо это вовсе не синтезируемая конструкция, пригодная лишь для тестбенчей.

Точнее signed меня не удивляет ни капли, а вот результат с типом данных real заинтриговал.

[bogaev_roman 0]

Используете ли Вы ПЛИС какого-либо производителя? Есть шанс самому почувствовать себя гуру и открыть "RTL Viewer" в используемой САПР ;)

А не дойдет до RTL viewer, сразу упадет. Деление не синтезируется точно, real - скорее всего.

Поясните, пожалуйста, кто нибудь, в чем принципиальная разница?

Разница в том, что у Вас на VHDL абстрактное описание, несинтезируемая модель, а корка отлажена, синтезируема, работоспособна и, с большой долей вероятности, лучше Вы ее самостоятельно не сможете реализовать.

PS/ В стандарте на VHDL - тип real - несинтезируемая конструкция.

[robix 0]

Используете ли Вы ПЛИС какого-либо производителя? Есть шанс самому почувствовать себя гуру и открыть "RTL Viewer" в используемой САПР ;)

У меня есть подозрение, что либо оно оборачивает в корку, либо это вовсе не синтезируемая конструкция, пригодная лишь для тестбенчей.

Точнее signed меня не удивляет ни капли, а вот результат с типом данных real заинтриговал.

C Real результата нет, не пробовал, я поэтому и спрашиваю куда дальше смотреть, каким путем идти. То есть, есть мнение что real не будет работать!?

[andrew_b 14]

То есть, есть мнение что real не будет работать!?

Это не мнение, а уверенность. Тип реал в настоящее время несинтезируем.

[gin 0]

Кстати, в последних поколениях Альтеры вроде как есть аппаратные блоки умножения с плавающей точкой, может там даже что то просинтезируется. Хотя, конечно же лучше использовать описание, которое рекомендует производитель FPGA

[EugeneS 0]

C Real результата нет, не пробовал, я поэтому и спрашиваю куда дальше смотреть, каким путем идти. То есть, есть мнение что real не будет работать!?

 

По направлению к float/fixed, есть в VHDL-2008.

 

[Alex_AZ 0]

А не дойдет до RTL viewer, сразу упадет. Деление не синтезируется точно, real - скорее всего.

 

Сам удивился, но современные синтезаторы умеют деление целых чисел синтезировать. Случилось столкнуться с таким описанием. Судя по схеме в RTL-viewer'e, просто раскрывают цикл сдвигов и вычитаний, но логики при этом используется оооочень много. Соответственно и максимальная частота работы схемы сильно падает.

[bogaev_roman 0]

Сам удивился, но современные синтезаторы умеют деление целых чисел синтезировать. Случилось столкнуться с таким описанием. Судя по схеме в RTL-viewer'e, просто раскрывают цикл сдвигов и вычитаний, но логики при этом используется оооочень много. Соответственно и максимальная частота работы схемы сильно падает.

Вы правы, ради интереса на quartus попробовал делитель 8-разрядный - синтезатор вставил корку делителя, правда без использования дополнительных конвейерных регистров. Отстал от жизни похоже :) .