justontime 0 26 декабря, 2017 Опубликовано 26 декабря, 2017 · Жалоба Есть "always @posedge", внутри которого есть, в том числе, следующее: 70 if (Bits[2] & Bits[1] & Bits[0]) 71 begin 73 BUSY = 1'b0; 73 MRDY = 1'b0; 74 end; Quartus вполне нормально это компилирует, но вот ModelSim выдает ошибку: * Error: C:/TEST.v(74): A begin/end block was found with an empty body. This is permitted in SystemVerilog, but not permitted in Verilog. Please look for any stray semicolons. Поиск в интернете решить проблему не смог, поэтому обращаюсь к помощи зала... Что это, и как с этим бороться ??? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 26 декабря, 2017 Опубликовано 26 декабря, 2017 · Жалоба ; после end уберите Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
justontime 0 26 декабря, 2017 Опубликовано 26 декабря, 2017 · Жалоба ; после end уберите Блин, оно же мне нормальным английским языком насчет этого говорило, а я не слушал... Спасибо ! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться