jenya7 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Есть модуль entity DE10_LITE is port ( -- CLOCK ADC_CLK_10 : in std_logic; MAX10_CLK1_50 : in std_logic; MAX10_CLK2_50 : in std_logic; TEST1 : out std_logic; TEST2 : out std_logic; TEST3 : out std_logic; TEST4 : out std_logic; --MASTER SPI MSPI_CLK : out std_logic; MSPI_CS : out std_logic; MSPI_MOSI : out std_logic; MSPI_MISO : in std_logic; --SLAVE SPI SSPI_CLK : in std_logic; SSPI_CS : in std_logic; SSPI_MOSI : in std_logic; SSPI_MISO : out std_logic ); end DE10_LITE; Хочу вывести сигналы на дополнительные пины чтоб удобно было замерять. Так я сделать не могу. TEST1 <= MSPI_CLK; TEST2 <= MSPI_CS; Через сигнал тоже ругается. А как тогда? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Есть модуль entity DE10_LITE is port ( -- CLOCK ADC_CLK_10 : in std_logic; MAX10_CLK1_50 : in std_logic; MAX10_CLK2_50 : in std_logic; TEST1 : out std_logic; TEST2 : out std_logic; TEST3 : out std_logic; TEST4 : out std_logic; --MASTER SPI MSPI_CLK : out std_logic; MSPI_CS : out std_logic; MSPI_MOSI : out std_logic; MSPI_MISO : in std_logic; --SLAVE SPI SSPI_CLK : in std_logic; SSPI_CS : in std_logic; SSPI_MOSI : in std_logic; SSPI_MISO : out std_logic ); end DE10_LITE; Хочу вывести сигналы на дополнительные пины чтоб удобно было замерять. Так я сделать не могу. TEST1 <= MSPI_CLK; TEST2 <= MSPI_CS; Через сигнал тоже ругается. А как тогда? когда вы соединяете модули для топ левела, сделаете/объявите сигналы reg_MSPI_CLK и reg_MSPI_CS и их уже выводите наружу на 1 или несколько пинов MSPI_CLK <= reg_MSPI_CLK; MSPI_CS <= reg_MSPI_CS; test0 <= reg_MSPI_CLK; test1 <= reg_MSPI_CS; PS Выложите файл топ левела... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Tausinov 0 22 марта, 2017 Опубликовано 22 марта, 2017 (изменено) · Жалоба Чтение выходных портов в VHDL запрещено. Нужно либо объявлять как buffer\inout (что раньше, вроде, могло привести к проблемам при синтезе), либо назначать TEST1 не MSPI_CLK, а тот сигнал или входной порт, который назначается самому MSPI_CLK. Аналогично со вторым. Рекомендую все же второй вариант. Изменено 22 марта, 2017 пользователем Tausinov Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба когда вы соединяете модули для топ левела, сделаете/объявите сигналы reg_MSPI_CLK и reg_MSPI_CS и их уже выводите наружу на 1 или несколько пинов MSPI_CLK <= reg_MSPI_CLK; MSPI_CS <= reg_MSPI_CS; test0 <= reg_MSPI_CLK; test1 <= reg_MSPI_CS; PS Выложите файл топ левела... так работает. спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 14 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Чтение выходных портов в VHDL запрещено.В VHDL'2008 разрешили. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Flip-fl0p 4 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба В VHDL'2008 разрешили. А насколько актуально писать на VHDL'2008 ? Там много фишек полезных. Но самое странное, что я пока нигде не встречал его применение, во всяком случае в различных примерах устройств, скачиваемых на просторах всемирной помойки сети. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба А насколько актуально писать на VHDL'2008 ? Там много фишек полезных. Но самое странное, что я пока нигде не встречал его применение, во всяком случае в различных примерах устройств, скачиваемых на просторах всемирной помойки сети. вот мне тоже интересен этот вопрос. поставил галку на VHDL-2008. скомпилировал. ничего не изменинлось. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Tausinov 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба А насколько актуально писать на VHDL'2008 ? Ну, если ваш софт его поддерживает и вы уверены, что не придется его переносить или передавать куда-то, где такого софта не будет, то это очень даже актуально. Из того, чем сам пользуюсь: process(all) - позволяет наделать меньше ошибок, например. Возможность назначить входному порту не сигнал, а какое-то выражение, т.е. не нужно заводить лишний сигнал. Плюс то же чтение выходных портов, про которое написали выше. Там еще немаленький список нововведений, но все упирается в вопрос о частоте их использования. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Ну, если ваш софт его поддерживает и вы уверены, что не придется его переносить или передавать куда-то, где такого софта не будет, то это очень даже актуально. Из того, чем сам пользуюсь: process(all) - позволяет наделать меньше ошибок, например. Возможность назначить входному порту не сигнал, а какое-то выражение, т.е. не нужно заводить лишний сигнал. Плюс то же чтение выходных портов, про которое написали выше. Там еще немаленький список нововведений, но все упирается в вопрос о частоте их использования. а что значит all - все пихаем в сенсетивити лист? зачем? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nickolas 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Если на тестовых ногах хочется наблюдать сигналы вживую (с помощью светодиодов, осциллографа, логического анализатора), то можно посмотреть в сторону Logic Analyzer Interface (для Altera). Можно будет и внутренние сигналы смотреть, не вытаскивая их на верхний уровень. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Tausinov 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба а что значит all - все пихаем в сенсетивити лист? зачем? Чтобы не перечислять их все ручками, в комбинаторной логике могут быть проблемы, если что-то упустить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Если на тестовых ногах хочется наблюдать сигналы вживую (с помощью светодиодов, осциллографа, логического анализатора), то можно посмотреть в сторону Logic Analyzer Interface (для Altera). Можно будет и внутренние сигналы смотреть, не вытаскивая их на верхний уровень. Пробовал настроить SignalTap Logic Analyzer. Что то не завелся с первого раза. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба найдите туториал, это просто, но весьма полезно Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Пробовал настроить SignalTap Logic Analyzer. Что то не завелся с первого раза. посмотрите это Телепаты в отпуске. Если пишите проблему, то пожалуйста напишете что было сделано для понимания остальных форумчан... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 22 марта, 2017 Опубликовано 22 марта, 2017 (изменено) · Жалоба посмотрите это Телепаты в отпуске. Если пишите проблему, то пожалуйста напишете что было сделано для понимания остальных форумчан... Когда подключаю модуль он не показывает все пины. Соответственно при выборе источника клока не могу задать ему клоковый пин. И когда запускаю аналайзер он пишет waiting for clock...и честно ожидает. В окне Node Finder в Look In выбираю модуль (vhd файл). нажимаю на List и внизу появляется спиок всех сигналов и пинов. так некоторые пины и сигналы он не показывает в том числе и клок. Изменено 22 марта, 2017 пользователем Jenya7 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться