Перейти к содержанию
    

starley

Свой
  • Постов

    204
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о starley

  • Звание
    Местный
    Местный
  • День рождения 28.03.1982

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

4 390 просмотров профиля
  1. Закончил очередной проект, готов к следующему. Из нового: SystemVerilog для синтеза, отладка довольно навороченных ASIC с PCIe и DDR3 - софт для ПК и прошивка с встроенным процессором для организации тестирования микросхем.
  2. Подниму тему, опять есть готовность поработать над чем-нибудь интересным. Из новых навыков: Ultrascale+ Zynq, Petalinux и скрещивание их с кастомным IP-ядром.
  3. Приветствую, коллеги. Проблема следующая. Как я понимаю, где-то после версии 17.2 в Vivado поменялся то ли ключ, то ли алгоритм шифрования исходников (*.vhdp *.vp) и мой VCS MX 2015 года их уже не кушает. Я б, конечно, с радостью на более новый перешел, но пока рабочий не попадался. Вдруг, кто-то иной вариант решения этой проблемы знает.
  4. Опять появилось свободное окно, так что кому необходимы услуги по разработке блоков или прошивок ПЛИС в целом - обращайтесь. Из нового у меня: прокачал навыки с системами на Microblazе и всякой аналого-цифровой хренью управляемой через SPI и I2C (PLL, DDS, DAC, ADC и т.д.), высокоскоростные LVDS-интерфейсы с АЦП, слегка пощупал Zynq. Теперь работаю и с ПЛИС Intel (ex. Альтерой), и уже есть опыт разработки интерфейса PCIe с DMA для Cyclone 10 GX.
  5. Здравствуйте. Меня больше проектная работа интересует. Если у вас есть какая-то конкретная задача, для решения которой не хватает ресурсов штатных специалистов - готов обсуждать. Опыт у меня большой и есть достаточно наработок. Это может вылиться в экономию для вас денег и времени, если вам окажется необходимо то, что мне уже приходилось делать, тот же PCIe, например.
  6. У меня все исходники отдельно под СКВ и скрипты для Vivado там же. Тогда сам проект хранить не нужно.
  7. Апну тему, пожалуй, поскольку появилось желание поработать ) Из новых умений: SystemVerilog и его скрещивание с C для ранней совместной разработки софта и железа.
  8. Спасибо всем за советы, действительно дело было в общих файлах. Модель DDR3 по умолчанию создавала свои временные файлы в /tmp с вытекающими из этого последствиями в виде общей памяти для разных экземляров теста...
  9. Собственно, из путей, наверное, только это: LD_LIBRARY_PATH=.; Но, поскольку, оно на текущую папку указывает, то не должно проблем создавать.
  10. Нет - из разных, даже модели в них собираю отдельно.
  11. Всем привет. А не сталкивался ли кто-нибудь с такой фишкой VCS - если запустить более одного экземпляра модели, то тест в модели начинает фиксировать ошибки, а если запускать только один экземпляр - все работает.
  12. Все нужно: из db берется логика и, по-видимому, задержка вентиля, из Milkyway - геометрия, tluplus, как я понял, используется для расчета задержек на роутинге. Вот, кстати, tluplus в этой библиотеке для бэкэнда и не оказалось (
  13. Я бы для начала на Chipscope смотрел, что в железе происходит. И работать на ISE 14.5 с Zynq я бы тоже не стал, больно стар он - хрен знает насколько актуальны используемые там модели этого Zynq.
  14. Нет, все нормально с библиотекой оказалось - это мой косяк с DFT был. Пока на 65 нм полет нормальный - хоть и back end, но в первом приближении синтезироваться в топографическом режиме с ним вполне возможно.
×
×
  • Создать...