реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Xilinx System Generator - ошибки при симуляции.
Oleg Drozd
сообщение Jun 8 2017, 12:14
Сообщение #1





Группа: Участник
Сообщений: 5
Регистрация: 22-07-14
Пользователь №: 82 311



Здравствуйте.

Суть проблемы в следующем. Решил я посмотреть на Xilinx System Generator с помощью руководства: https://www.xilinx.com/support/documentatio...en-tutorial.pdf. Соответственно из ПО: MATLAB R2015a (установлен в C:\MATLAB_R2015a) и Vivado 2015.3 (в версии WebPack, установлен в C:\Xilinx\Vivado\2015.3). В ходе выполнения Lab 1 при симуляции получаю вот такую ошибку:

ERROR: [USF-XSim-62] 'elaborate' step failed with error(s). Please check the Tcl console output or 'C:/Users/Олег/AppData/Local/Temp/xlsim59393e36/hdl_netlist/xelab.sim/sim_1/behav/elaborate.log' file for more information.

Также при повторной попытке провести симуляцию появилась еще одна ошибка: Please make sure that Vivado library path, C:/Xilinx/Vivado/2015.3/lib/win64.o, is also added in your LD_LIBRARY_PATH environment.

Генерация проекта проходит без ошибок. Кто-нибудь сталкивался с подобным? Текст из log-файла прикрепил.

Сообщение отредактировал Oleg Drozd - Jun 8 2017, 12:58
Прикрепленные файлы
Прикрепленный файл  elaborate.txt ( 2.16 килобайт ) Кол-во скачиваний: 5
 
Go to the top of the page
 
+Quote Post
litv
сообщение Jun 8 2017, 14:14
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 384
Регистрация: 6-10-04
Из: Воронеж
Пользователь №: 806



Может быть у Вас ошибка в выделенном жирным.
C:/Users/Олег/AppData/Local/Temp/xlsim59393e36/hdl_netlist/xelab.sim/sim_1/behav/elaborate.log

Делайте все всегда английскими.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th September 2017 - 04:08
Рейтинг@Mail.ru


Страница сгенерированна за 0.01328 секунд с 7
ELECTRONIX ©2004-2016