реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Тайминг DDR в Xilinx Kintex 7
yakamoz
сообщение Aug 4 2018, 07:56
Сообщение #1





Группа: Участник
Сообщений: 9
Регистрация: 14-03-18
Пользователь №: 102 355



Доброго времени суток! Возникла проблема при приеме данных с АЦП, заключается в следующем. С АЦП данные приходят на диф. буфер, после чего на буфер IDELAY2, оттуда в IDDR и записываются в фифо. После выяснения значений задержки для каждого разряда, видим красивый, ровный сигнал, готовый к дальнейшей работе. Однако при переносе прошивки на другой кристалл значения этой задержки меняются, местами сильно. Получаем серьезный разброс параметров в рамках одной модели чипа. Естественно появилась хотелка автоматизировать это дело, чтобы нужные значения задержки подбирались автоматически. Есть ли у кого-нибудь идеи по этому поводу?
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение Aug 4 2018, 10:02
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 730
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(yakamoz @ Aug 4 2018, 10:56) *
Есть ли у кого-нибудь идеи по этому поводу?
Идеи все тут https://www.xilinx.com/support/documentatio...apers/wp249.pdf
А по поводу проблемы хорошо бы хотя бы частоту работы написать. А то на гигагерце это обычная проблема. А на 10МГц это проблема в ДНК sm.gif
Go to the top of the page
 
+Quote Post
dm.pogrebnoy
сообщение Aug 4 2018, 19:19
Сообщение #3


Знающий
****

Группа: Свой
Сообщений: 743
Регистрация: 11-04-07
Пользователь №: 26 933



А так же, совершенно необходимо описать схему тактирования...


--------------------
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th August 2018 - 06:36
Рейтинг@Mail.ru


Страница сгенерированна за 0.00864 секунд с 7
ELECTRONIX ©2004-2016