реклама на сайте
подробности

 
 
3 страниц V  < 1 2 3 >  
Reply to this topicStart new topic
> 10GBASE-R и rx_block_lock, rx_block_lock постоянно low
new123
сообщение Aug 1 2018, 07:51
Сообщение #16


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 30-11-17
Пользователь №: 100 438



Цитата(RobFPGA @ Aug 1 2018, 10:46) *
Берете 2 корки PHY и соединяете их serial выходы в позе 69 (друг на дружку) - и наблюдаете за процессом ... biggrin.gif

елки, все так просто. Сейчас заценим
Go to the top of the page
 
+Quote Post
new123
сообщение Aug 1 2018, 11:17
Сообщение #17


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 30-11-17
Пользователь №: 100 438



Цитата(RobFPGA @ Aug 1 2018, 10:46) *
Берете 2 корки PHY и соединяете их serial выходы в позе 69 (друг на дружку)

а у вас нормально компилит такую конструкцию? Вожусь несколько часов.
Выдает для TX выхода.
CODE
Info: Can be connected to I port of stratixv_io_obuf WYSIWYG


Ну и для RX наоборот. Я так понял, он просит физически назначить трансивер на tx_serial и rx_serial
Go to the top of the page
 
+Quote Post
Lmx2315
сообщение Aug 1 2018, 11:22
Сообщение #18


отэц
*****

Группа: Свой
Сообщений: 1 714
Регистрация: 18-09-05
Из: Москва
Пользователь №: 8 684



Цитата(new123 @ Aug 1 2018, 14:17) *
а у вас нормально компилит такую конструкцию? Вожусь несколько часов.

..мне кажется такое подойдёт только для симуляции.


--------------------
b4edbc0f854dda469460aa1aa a5ba2bd36cbe9d4bc8f92179f 8f3fec5d9da7f0
SHA-256
Go to the top of the page
 
+Quote Post
new123
сообщение Aug 1 2018, 11:25
Сообщение #19


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 30-11-17
Пользователь №: 100 438



Цитата(Lmx2315 @ Aug 1 2018, 14:22) *
..мне кажется такое подойдёт только для симуляции.

я тоже так думаю, но чтобы просимулировать, нужно пройти Analys/Synthesis, иначе симулятор не запускает главный дизайн.
Я наверное что то не знаю.
Go to the top of the page
 
+Quote Post
Lmx2315
сообщение Aug 1 2018, 12:02
Сообщение #20


отэц
*****

Группа: Свой
Сообщений: 1 714
Регистрация: 18-09-05
Из: Москва
Пользователь №: 8 684



Цитата(new123 @ Aug 1 2018, 14:25) *
я тоже так думаю, но чтобы просимулировать, нужно пройти Analys/Synthesis, иначе симулятор не запускает главный дизайн.
Я наверное что то не знаю.

я обычно в ActivHDL симулирую, в нём я замыкал выходы гигабитных трансиверов на входы - проблем не было.


--------------------
b4edbc0f854dda469460aa1aa a5ba2bd36cbe9d4bc8f92179f 8f3fec5d9da7f0
SHA-256
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Aug 1 2018, 12:40
Сообщение #21


Профессионал
*****

Группа: Свой
Сообщений: 1 182
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(new123 @ Aug 1 2018, 14:25) *
я тоже так думаю, но чтобы просимулировать, нужно пройти Analys/Synthesis, иначе симулятор не запускает главный дизайн. ...
Я пользую ModelSim но не пользуюсь скриптами Qu для запуска симуляции.
У меня свой скрипт для компиляции библиотек и парсинга и компиляции qip файлов.

Удачи! Rob.
Go to the top of the page
 
+Quote Post
new123
сообщение Aug 1 2018, 12:42
Сообщение #22


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 30-11-17
Пользователь №: 100 438



Цитата(RobFPGA @ Aug 1 2018, 15:40) *
У меня свой скрипт для компиляции библиотек и парсинга и компиляции qip файлов.

понятно, я так и подумал
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Aug 1 2018, 12:46
Сообщение #23


В поисках себя...
****

Группа: Свой
Сообщений: 694
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Цитата
У меня свой скрипт для компиляции библиотек и парсинга и компиляции qip файлов.

А не поделитесь ? bb-offtopic.gif
Либо если не сложно, расскажите методику, как определить какие нужно компилировать библиотеки если используются различные модули, сгенерированные мегавизардом.
Go to the top of the page
 
+Quote Post
andrew_b
сообщение Aug 1 2018, 13:14
Сообщение #24


Профессионал
*****

Группа: Свой
Сообщений: 1 959
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Цитата(Flip-fl0p @ Aug 1 2018, 15:46) *
А не поделитесь ? bb-offtopic.gif
Либо если не сложно, расскажите методику, как определить какие нужно компилировать библиотеки если используются различные модули, сгенерированные мегавизардом.

Все симуляционные бибилиотеки лежат в $QUARTUS_ROOTDIR/eda/sim_lib. В большинстве случаев нужны только 220*.vhd и altera_mf*.vhd.
Go to the top of the page
 
+Quote Post
new123
сообщение Aug 1 2018, 13:16
Сообщение #25


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 30-11-17
Пользователь №: 100 438



Я этот момент изучения написания скриптов для modelsim откладываю уже 7 месяц. И сейчас временно решил отложить. Это я чувствую минимум мне на неделю.
Буду бороться с 9C000002. Как говорят в мануалах xilinx - вы должны помочь удаленному устройству завестить, буду помогать =))
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Aug 1 2018, 13:43
Сообщение #26


Профессионал
*****

Группа: Свой
Сообщений: 1 182
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Ничего особенного - поделка выходного дня - рекурсивно разбираем по строкам qip файл создаем список -
{тип библиотека исходник куда_копировать_если_хочется}
Все возможные варианты не покрывает так что годится как заготовка для буратино допиливания.

Ну а дальше идем по списку и в зависимосли от типа делаем vlog/vcom в заданную библиотеку

CODE
# parsing Altera .qip|.sip files. Creating list of source files for the IP core.
proc qip_export {fname {out_lib "work"} {out_dir "./out"} } {
# fname - input qip file
# out_lib - name of library if library not defined in the qip
# out_dir - destination folder

puts ">>> qip_export: file:$fname -> lib:$out_lib -> out:$out_dir"

set fname [file normalize $fname]
set qip_dir [file dirname $fname]
puts "Export qip source file:\n qip : $fname\n qip_dir: $qip_dir\n out : $out_dir"

set fi [open $fname "r"]
set lines [split [read $fi] "\n"]
close $fi

set qip_list [list]
set out_list [list]
set ::quartus(qip_path) $qip_dir

foreach line $lines {
puts ">>$line"
if {[regexp -- {^\#} $line]} {
continue
}

if {![regexp -- {^\s*set_global_assignment\s+.*?-name\s+(\w+)\s+((?:\[.+?\])|(?:\".+\")|(?:\$.+))} $line -> kind path_cmd]} {
continue
}
set in_fname [rel_name [subst $path_cmd] $qip_dir]
set ip_name [file rootname [file tail $in_fname]]

set src_fname [lexnormalize [file join $qip_dir $in_fname]]
set out_fname [file join $out_dir $in_fname]

if {![regexp -- {-library\s+((?:\"\w+\")|(?:\w+))} $line -> lib_name]} {
set lib_name $out_lib
}
set lib_name [string map {\" {}} $lib_name]

switch $kind {
"QIP_FILE" {
lappend qip_list $src_fname
}
"VERILOG_FILE" -
"VHDL_FILE" -
"SYSTEMVERILOG_FILE" {
lappend out_list [list $kind $lib_name $src_fname $out_fname]

puts "qip_export:\n $kind\n $lib_name\n $in_fname\n $src_fname\n $out_fname"
}

default {
#puts ">>"
}
}
}
# recursive process included QIP
foreach qip_file $qip_list {
lappend out_list {*}[qip_export $qip_file $out_lib "$out_dir/$ip_name"]
}

return $out_list
}


Удачи! Rob.
Go to the top of the page
 
+Quote Post
new123
сообщение Aug 1 2018, 16:14
Сообщение #27


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 30-11-17
Пользователь №: 100 438



Цитата(RobFPGA @ Jul 31 2018, 18:28) *
Вот мои руны для 10G на StratixV.
Ну и незабывайте что SFP+ надо включить на передачу соответствующим пином.

Rob, если не сложно, еще вопрос по стандартам. А вы ставили стандарт для TX_Disable? Я смотрел в альтеровских китах стоят 1.8V
У себя я ничего не ставил. Работает в 2.5v. В принципе вроде попадает в стандарт SFP+, но вдруг я передачу не включаю.

Очень похоже на то, что я своей передачей не могу противоположную сторону завести. В петле передача точно работала

Сообщение отредактировал new123 - Aug 1 2018, 16:15
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Aug 2 2018, 08:18
Сообщение #28


Профессионал
*****

Группа: Свой
Сообщений: 1 182
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(new123 @ Aug 1 2018, 19:14) *
Rob, если не сложно, еще вопрос по стандартам. А вы ставили стандарт для TX_Disable? Я смотрел в альтеровских китах стоят 1.8V
У себя я ничего не ставил. Работает в 2.5v. В принципе вроде попадает в стандарт SFP+, но вдруг я передачу не включаю.

Очень похоже на то, что я своей передачей не могу противоположную сторону завести. В петле передача точно работала
Контроль в SFP+ это обычные TTL - 2.5 или 1.8 стандарт зависит от того какое питание на банке куда эти сигналы заведены.
У меня они все "2.5 V"

Удачи! Rob.
Go to the top of the page
 
+Quote Post
new123
сообщение Aug 2 2018, 08:19
Сообщение #29


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 30-11-17
Пользователь №: 100 438



Цитата(RobFPGA @ Aug 2 2018, 11:18) *
Приветствую!
Контроль в SFP+ это обычные TTL - 2.5 или 1.8 стандарт зависит от того какое питание на банке куда эти сигналы заведены.
У меня они все "2.5 V"

Удачи! Rob.

спасибо. Я тоже мультиметром полазил с разными стандартами. Они действительно в допуске все SFP+
Пока пробую петлю кабелем уже сделать, посмотреть, что у меня не заводится. Все таки думаю, что TX канала не работает.

Сообщение отредактировал new123 - Aug 2 2018, 08:20
Go to the top of the page
 
+Quote Post
new123
сообщение Aug 3 2018, 13:14
Сообщение #30


Частый гость
**

Группа: Участник
Сообщений: 129
Регистрация: 30-11-17
Пользователь №: 100 438



Соединил кабелем у себя два порта sfp+ и решил попробовать погонять данные. Ходят отлично.
Получается я не выполняю какой то пунктик стандарта, что сторонняя сетевуха не может завестись. Придется погрузиться наверное в скрипты Rob'а, и смотреть как симулятор подымает сеть и общается.

Сообщение отредактировал new123 - Aug 3 2018, 13:14
Go to the top of the page
 
+Quote Post

3 страниц V  < 1 2 3 >
Reply to this topicStart new topic
4 чел. читают эту тему (гостей: 4, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th August 2018 - 06:37
Рейтинг@Mail.ru


Страница сгенерированна за 0.0109 секунд с 7
ELECTRONIX ©2004-2016