реклама на сайте
подробности

 
 
4 страниц V  « < 2 3 4  
Reply to this topicStart new topic
> Насколько плотно можно положить проводники в проекте DDR3, хочу понять чем мне это грозит
PCBExp
сообщение Jan 16 2017, 12:10
Сообщение #46


Местный
***

Группа: Участник
Сообщений: 434
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(MapPoo @ Jan 16 2017, 14:59) *
Если мне память не изменяет, в том же Length and Tof delay, в столбце Type, поменять length на TOF.
И не забудьте поменять весовой коэффициент для отверстия в ViaDefinition.


За переключатель типа спасибо.

А поменять коэффициент на что?

Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
fill
сообщение Jan 16 2017, 12:11
Сообщение #47


Гуру
******

Группа: Модераторы
Сообщений: 3 906
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512



Цитата(PCBExp @ Jan 16 2017, 14:41) *
а переключить то как??? голову всю сломал...


А на предыдущей странице посмотреть на мой скриншот слабо? Сравните настройки Lane3 и 4.


--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю.
Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 16 2017, 12:34
Сообщение #48


Местный
***

Группа: Участник
Сообщений: 434
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(fill @ Jan 16 2017, 15:11) *
А на предыдущей странице посмотреть на мой скриншот слабо? Сравните настройки Lane3 и 4.


Плохо у меня с внимательностью, а интуиция во время знакомства с софтом отключается.... - не догадался. Но это все "болезни" первого раза. biggrin.gif

Я когда руками выравнивал то ничего умнее не придумал чем сделать все 32 шины данных, 4 дифпары DQS и 4 нитки DQM одной длины. Поэтом на байты не разделял..

Но если все таки вернуться к переходному отверстию и прочим настройкам. Я так понимаю во всех цепях все переходные должны быть одного типа?

Еще один вопрос покоя не дает. Я вычитал в одном из любезно предоставленных документов что можно сделать видимыми имена цепей в трассировке. Это только в VX2.1 или В 795 тоже есть?

Сообщение отредактировал PCBExp - Jan 16 2017, 12:37
Go to the top of the page
 
+Quote Post
MapPoo
сообщение Jan 16 2017, 12:45
Сообщение #49


Местный
***

Группа: Свой
Сообщений: 322
Регистрация: 3-04-15
Из: Россия, Казань
Пользователь №: 86 045



Цитата(PCBExp @ Jan 16 2017, 15:10) *
А поменять коэффициент на что?

Length Factor = 1
Delay - требуемая вам задержка.
Это если хотите совсем совсем выравнивать. Но тогда становится все несколько грустнее с автоматическим и полуавтоматическим выравниванием. Я лично, в итоге, отказался от выравнивания по времени и использования реальных длин ПО. Просто на группы делили по слоям и добавлял коэффициент к длине в зависимости от слоя. Но это для относительно простых случаем, когда 2 перехода... На сложных это становится геморойно...
Цитата(PCBExp @ Jan 16 2017, 15:34) *
Но если все таки вернуться к переходному отверстию и прочим настройкам. Я так понимаю во всех цепях все переходные должны быть одного типа?

В смысле типа? Какой переходный сделаете - таким он и будет. ВЫ можете каждой созданной группе свое ПО по умолчанию сделать. Или просто, во время трассировки, нажать Правой кнопкой и выбрать другое ВИА.
Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 16 2017, 13:14
Сообщение #50


Местный
***

Группа: Участник
Сообщений: 434
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(MapPoo @ Jan 16 2017, 15:45) *
Length Factor = 1
Delay - требуемая вам задержка.
Это если хотите совсем совсем выравнивать. Но тогда становится все несколько грустнее с автоматическим и полуавтоматическим выравниванием. Я лично, в итоге, отказался от выравнивания по времени и использования реальных длин ПО. Просто на группы делили по слоям и добавлял коэффициент к длине в зависимости от слоя. Но это для относительно простых случаем, когда 2 перехода... На сложных это становится геморойно...

В смысле типа? Какой переходный сделаете - таким он и будет. ВЫ можете каждой созданной группе свое ПО по умолчанию сделать. Или просто, во время трассировки, нажать Правой кнопкой и выбрать другое ВИА.


Следующий шаг... А какая вообще задержка и их "разбег" в группе сигналов считаются допустимыми? У меня сейчас получается задержка от 0.386 до 0.457 наносекунды. Могу их уравнять например в "окно" 0.41...0.42 наносекунды.

Вопрос для понимания. Не понимаю как это в жизни работает. Наблюдаю у двух сигналов , идущих сравнительно параллельно при одинаковой длине разные задержки. Начинаю укорачивать "длинную" (по времени) цепь. Длина ее становится короче и задержка падает. Сравнялись линии по задержке при разницы длины около 0.5 мм. На разных участках сигналы идут в разных слоях. То есть разница набирается за счет разных слоев?

Если я на свободных местах во внутренних слоях планирую полигонов налить, то это лучше сделать сразу - до выравнивания?

Еще замечено что у всех линий данных, идущих строго в верхнем и нижнем слоях задержка стоит "колом". При длине 20 мм имею 0.116 наносек.

На счет коэффициента в зависимости от слоя, можно по подробнее?

По отверстия я имел ввиду что под процессором с шагом 0.65 и под памятью с шагом 0.8 использовал разные переходные. Но потом понял что дольше буду разбираться и везде сделал 0.45/0.25

Еще заметил что самая быстрая цепь (с самой маленькой задержкой) у меня RESET на которой терминатора нет. Может она такая быстрая именно из-за отсутствия терминатора? Может тогда надо отрезок цепи от второго чипа до терминатора исключить?

По самому CES вопрос возник. Я работу с ним грандиозную проделал - зазоры настроил и пр. У меня те же самые правила отлично пригодятся в другом проекте. Можно ли как-нибудь эти настройке экспортировать из проекта в проект?

Сообщение отредактировал PCBExp - Jan 16 2017, 13:58
Go to the top of the page
 
+Quote Post
fill
сообщение Jan 16 2017, 14:37
Сообщение #51


Гуру
******

Группа: Модераторы
Сообщений: 3 906
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512



1. Задержка на разных слоях может быть разной. Все зависит от параметров стека. Для скорейшего понимания, возьмите HL и добавьте несколько передающих линий на эквивалентную схему, увидите нечто подобное
Прикрепленное изображение

в данном случае в свойствах установили одинаковую длину, но первая трасса на верхнем слое, а вторая на внутреннем (третьем). Как видите задержка довольно сильно отличается, хотя у них один опорный слой (второй). Поиграйтесь параметрами стека и трассы, и увидите наглядно что на что влияет и как.
2. Удельная задержка в трассе и переходе разная поэтому и в свойствах via задают фактор длины, для компенсации при подсчете. Т.к. в конечном счете вам нужно чтобы сигналы прибыли в определенное время, а выдержав одинаковую общую длину это отнюдь не значит что получили одинаковую задержку. Например две цепи одна без переходов, другая с двумя переходами, общие длины равны. Означали ли это что и задержка равна? Конечно нет.


--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю.
Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 16 2017, 15:03
Сообщение #52


Местный
***

Группа: Участник
Сообщений: 434
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(fill @ Jan 16 2017, 17:37) *
.....
2. Удельная задержка в трассе и переходе разная поэтому и в свойствах via задают фактор длины, для компенсации при подсчете. Т.к. в конечном счете вам нужно чтобы сигналы прибыли в определенное время, а выдержав одинаковую общую длину это отнюдь не значит что получили одинаковую задержку. Например две цепи одна без переходов, другая с двумя переходами, общие длины равны. Означали ли это что и задержка равна? Конечно нет.


С количеством как раз VIA все понятно. У меня их в этих FLY-TO цепях строго по 4. Однако разбег имеется. Правда в тех цепях что идут в одинаковых слоях разбег самый маленький.

А как рассчитывается допустимый разбег задержки? У меня частота 400 МГц. Период клока соответственно 2.5 наносекунды. Читаю описание на память и в явном виде не нахожу разрешенную величину разбега. Или такой параметр вообще не указывается или я его пропускаю/не понимаю.

Сообщение отредактировал PCBExp - Jan 16 2017, 15:04
Go to the top of the page
 
+Quote Post
VladimirB
сообщение Jan 17 2017, 19:55
Сообщение #53


Знающий
****

Группа: Свой
Сообщений: 597
Регистрация: 12-06-09
Из: рядом с Москвой
Пользователь №: 50 219



Цитата(PCBExp @ Jan 16 2017, 18:03) *
С количеством как раз VIA все понятно. У меня их в этих FLY-TO цепях строго по 4. Однако разбег имеется. Правда в тех цепях что идут в одинаковых слоях разбег самый маленький.

А как рассчитывается допустимый разбег задержки? У меня частота 400 МГц. Период клока соответственно 2.5 наносекунды. Читаю описание на память и в явном виде не нахожу разрешенную величину разбега. Или такой параметр вообще не указывается или я его пропускаю/не понимаю.


Это должно быть в даташите/TRM/UG на процессор, т.к. зависит от реализации контроллера памяти.

Если VIA учитывать, то можно ещё учесть расстояние которое пройдёт сигнал с одного слоя на другой внутри VIA.
В общем случае кол-во VIA может быть одинаково, а суммарное расстояние со слоя на слой разное.
Go to the top of the page
 
+Quote Post
MapPoo
сообщение Вчера, 04:17
Сообщение #54


Местный
***

Группа: Свой
Сообщений: 322
Регистрация: 3-04-15
Из: Россия, Казань
Пользователь №: 86 045



Цитата(PCBExp @ Jan 16 2017, 18:03) *
С количеством как раз VIA все понятно. У меня их в этих FLY-TO цепях строго по 4. Однако разбег имеется. Правда в тех цепях что идут в одинаковых слоях разбег самый маленький.

Попробуйте Length Factor = 1 поставить. Посмотрите какие вам длины выдаст с учетом ПО. Мб разбег как раз в них Вследствии перехода с разных слоев?
Go to the top of the page
 
+Quote Post
vladec
сообщение Вчера, 08:11
Сообщение #55


Знающий
****

Группа: Свой
Сообщений: 876
Регистрация: 3-10-05
Из: Москва
Пользователь №: 9 158



Цитата
Если VIA учитывать, то можно ещё учесть расстояние которое пройдёт сигнал с одного слоя на другой внутри VIA.
В общем случае кол-во VIA может быть одинаково, а суммарное расстояние со слоя на слой разное.

Кроме этого посмотрите внимательно еще документацию на свой процессор, на предмет нет ли там еще и различий в задержках внутри корпуса для разных пинов. Для ПЛИСов, например даются таблицы задержек на пинах и они разные для разных корпусов.
Go to the top of the page
 
+Quote Post
PCBExp
сообщение Вчера, 17:14
Сообщение #56


Местный
***

Группа: Участник
Сообщений: 434
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(vladec @ Jan 18 2017, 11:11) *
Кроме этого посмотрите внимательно еще документацию на свой процессор, на предмет нет ли там еще и различий в задержках внутри корпуса для разных пинов. Для ПЛИСов, например даются таблицы задержек на пинах и они разные для разных корпусов.


В описании процессора нашлись пара страниц. Длина А3 максимум 600 милс или 15.25 мм. На рефдизайне 37 мм. Я удавил до 21 мм. Или я чего то не понимаю или одно из двух....

Эскизы прикрепленных изображений
Прикрепленное изображение
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post

4 страниц V  « < 2 3 4
Reply to this topicStart new topic
3 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 1 Sergey_Bekrenyov

 


RSS Текстовая версия Сейчас: 19th January 2017 - 10:43
Рейтинг@Mail.ru


Страница сгенерированна за 0.01383 секунд с 7
ELECTRONIX ©2004-2016