ssmokie

Большой опыт работы с Actel, меньший с Altera и Xilinx. Работал в основном с интерфейсами, управлением. Есть некоторый опыт ЦОС. Связь по s # s # m # o # k # i # e песик m#a#i#l # . # ru без # и пробелов.

Еще не работал, вы спросите если что-то конкретное, может смогу помочь

NE50 - удобен для организации Mesh-сети. Если такой задачи нет, нужен прозрачный режим или звезда - то можно смотреть на LE50.

Конкретно для вашей задачи я бы смотрел на SIM900 или как посоветовали выше на какой-нибудь модуль Telit, но с боковыми контактами, типа GL868/GL865. Иначе будете играть в лотерею, припаялось-неприпаялось. GE866-QUAD - с LGA для пайки в печи. Другие ваши модемы- скорее экзотика.

Например на aliexpress по словам "gsm jammer". И ехать никуда не надо, все к вам само приедет)

Данные пропадают в определенном месте посылки или в случайном месте? Похоже на несогласованность скоростей.

Нужен протокол точка-точка, сети не будет, а IEEE 802.3 использует CSMA\CD,те можно что-нибудь более простое. Данные должны ходить в обе стороны, без особых привязок главный-подчиненный.

в проекте на opencores есть кое какая документация по реализации. Не могу понять как реализована непосредственно передача символов на физическом уровне, что выдается на передатчик и что приход с приемника. В проекте на более низкий уровень PHY идет параллельная шина. Речь идет об организации связи через оптоволокно. Мб алгоритм схож с другим протоколом семейства 802.3??

необходимая скорость не очень большая - не ниже 20Мбит\с. главное требование - надежность, совместно с протоколом будет применяться помехоустойчивое кодирование. Хочется применить какую-нибудь уже стандартную и опробованную вещь по целому ряду причин. Пока на глаза попался достаточно избыточный для этой задачи IEEE 802.3ae (кстати исходного описания от IEEE так и не нашел, мб кто-нить располагает?) Кто делал такие вещи, поделитесь положительным опытом?

wiki 802.3ae 2003 10 ГБит/с (1,250 МБайт/с) Ethernet через оптоволокно; 10GBASE-SR, 10GBASE-LR, 10GBASE-ER, 10GBASE-SW, 10GBASE-LW, 10GBASE-EW проект на opencores странно.

на opencores нашел Verilog проект , посимулировал, что-то даже сразу заработало, а вот базового описания найти не могу. может кто богат?

при отладке этого модуля возникли следующие проблемы, на сколько я понимаю, связанные с тонкостями описания комбинаторной логики на Verilog. приведу итоговый код переключающей матрицы роутера: //priority always @(rOutBusy or adr_set or adr_reg[1]or adr_reg[2]or adr_reg[3]or adr_reg[4]or adr_reg[5] ) begin for (i = N; i >= 0; i = i-1) begin if ( adr_set [i]) //сигнал из регистра информирующий о том что по i-му входу выставлен адрес. begin for (j = N; j>=0; j = j-1) begin asking[j] = 5'd0; // матрица, связывающая выходы и входы (*) ifAsking[j] = 1'b0; //сигналы запроса выходов (*) begin if ((j == adr_reg[i]) & (~rOutBusy[j])) begin ifAsking[j] = 1'b1; asking[j] = i; end end end end if(i==1) for(k=N;k>-1; k= k-1) begin ifSelected[k]= 1'b0; if (ifAsking[k]==1'b1 ) begin ifSelected[asking[k]]= 1'b1; end end end end и вкратце глубокую мысль этого модуля-роутера: есть i входов и j выходов, во внешнем цикле берем i-ый вход и если на нем выставлен адрес adr_set ищем в j-м цикле какому выходу соответствует этот адрес. После прохождения полностью 2х циклов в asking[j] будут находится номера всех запрашивающих выходы входов ifAsking[j] вектор запрашиваемых выходов 3й цикл служит для извлечения из матрицы asking вектора входов ifSelected, выбранных для передачи. Далее эти комбинаторные сигналы защелкиваются в регистры (в частности ifAsking[j] защелкивается в rOutBusy[j]) Если не вводить обнуление сигналов(*), то синтезируются латчи и меня в этом случае это не устраивает, если его вводить, то по непонятной мне причине после прохождения обоих циклов то в сигналах ifAsking[j] и asking[j] после прохождения циклов сохраняется только одно значение(роутится один вход на один выход, при наличии нескольких установленных адресов и соответствующих им выходов), те не работает параллельно..(по крайней мере в моем симуляторе ModelSim 6.0c) Может быть есть предположения почему??

Компиляция проекта проходит успешно, после нескольких секунд работы маппера выдается следующая ошибка: PROASIC3E Mapper terminated with error status 5. See job log file: "D:\projects\...\wrap_a3pe1500_rout_5ch_struct.srr в указанном файле просто лог работы без указания каких-либо причин. поискал поиском, что-то не видно ничего похожего.. Кто-нибудь сталкивался?

а если не секрет, зачем подключать синтезированный Synplyfy'ем нет-лист к проекту??Что это дает? Он ведь не учитывает задержек реального кристалла.

да, на сколько я помню в ICE, надо добавить test_bench к верхнему уровню вашего модуля, где и задать все ваши воздействия на входные порты. И на сколько я помню в ICE postroute-моделяция делается очень удобно и за пару щелчков мыши можно получить все что хочешь.