Visk

Здравствуйте, существует следующая проблем: в схеме была общая цепь gnd и по данной схеме разведена плата, возникла необходимость разбить цепь gnd на несколько подцепей gnd1, gnd2, gnd3... При обновлении платы из схемы переименовал со только контактные площадки паттернов, подключеных к данным цепями, а трассы и переходные отверстия сохранили название первоначальной цепи gnd, есть ли возможность автоматически разделить её на подцепи ?

Спасибо за ответы! Я alexpec, только пишу с другого компа... Поясню подробней x и y - да, остаток и частное от деления. Использую алтеровскую мегафункцию деления, она дает одновременно частное и остаток от деления. Но проблема в том, что сначала первым делителем надо найти a mod k1, а вторым уже x и y ( функция вычисляет частное и остаток одновременно). Так вот как-то может преобразовать выражение чтоб операция деления и (или) остатка от деления была одна, предпочтительнее вместо второй операции деления использовать несколько (может быть) умножений и сложений/вычитаний. Т.е вторая операция деления - это уже край.

Спасибо, решил оставить алтиумовский анализ в покое, познаю Hyperlynx 8.1.

Сейчас стоит altium designer summer 09, Hyperlynx посмотрю, но все таки жаль времени потраченого. Хочется понять где же я ошибся

Только начал осваивать Altium, раньше работал в p-cad’e. Необходимо провести анализ целостности, библиотеки создал, схему собрал, плату из нее сделал, развел, добрался до анализа целостности (ради него и решил перейти в Altium), и тут наткнулся на проблему, при проверке любой цепи выдает "Unexpected error occurred in simulation." Проект прикрепил, посмотрите кому не сложно, схема маленькая. Много времени не займет. Заранее спасибо. prj.rar

Проверьте линейность тракта. Выставьте амплитуду синуса, посмотрите результат, снижаете амплитуду синуса в 2 раза (например, ну я так делал), смотрите результат, должен быть в 2 раза ниже. И так в нескольких местах полосы пропускания. Обратите внимание, чтоб палка синуса не влияла на соседние бины. Если есть смеситель - переносите частоту? Уверены в правильном (точном) переносе? Если переносить неточно (даже 1-2% от расстояния между частотами) уже испортится созвездие. Неточный перенос будет виден на отдельном бине, этот бин будет большой, а соседний - поменьше. Фазовый шум гетеродина смесителя тоже также будет влиять - бин размазывается по соседним. Пик фактор сигнала какой? Нет ограничения сигнала тракте? Нет переполнения АЦП (даже кратковременного, на 1-2 отсчетах)? А фазы не интерполируете между пилотами?

Здравствуйте, подскажите какова причина данной ошибки? Updated modelsim.ini. # # vcom -93 -work work {tp.vho} # Model Technology ModelSim ALTERA vcom 6.5b Compiler 2009.10 Oct 1 2009 # -- Loading package standard # -- Loading package std_logic_1164 # -- Loading package vital_timing # -- Loading package vital_primitives # -- Loading package cycloneiii_atom_pack # -- Loading package cycloneiii_components # -- Compiling entity tp # -- Compiling architecture structure of tp # # vlog -vlog01compat -work work +incdir+D:/ALTERA/testproj/simulation/modelsim {D:/ALTERA/testproj/simulation/modelsim/tp_tb.v} # Model Technology ModelSim ALTERA vlog 6.5b Compiler 2009.10 Oct 1 2009 # -- Compiling module RS # # Top level modules: # RS # # vsim -t 1ps +transport_int_delays +transport_path_delays -sdftyp /tp=tp_vhd.sdo -L altera -L cycloneiii -L gate_work -L work -voptargs="+acc" tp_tb # vsim +transport_int_delays +transport_path_delays -L altera -L cycloneiii -L gate_work -L work -voptargs=\"+acc\" -sdftyp /tp=tp_vhd.sdo -t 1ps tp_tb # ** Error: (vsim-3170) Could not find 'D:\ALTERA\testproj\simulation\modelsim\gate_work.tp_tb'. # Error loading design # Error: Error loading design # Pausing macro execution # MACRO ./tp_run_msim_gate_vhdl.do PAUSED at line 12 Подозреваю, что неправильно заданы имена в настройке test bench: Проект в Quartus'е назван tp. test bench name: tp. top level module in test bench: tp_tb. design instance name in test bench: tp. Файл tp_tb.v: //`timescale 1 ns / 1 ps module RS; reg lk; wire [7:0] Out_byte; initial begin lk=0; forever lk=~lk; end tp DUT ( .clk(lk), .Out_byte(Out_byte) // output byte ); endmodule

Здравствуйте, подскажите какова причина данной ощибки? Updated modelsim.ini. # # vcom -93 -work work {tp.vho} # Model Technology ModelSim ALTERA vcom 6.5b Compiler 2009.10 Oct 1 2009 # -- Loading package standard # -- Loading package std_logic_1164 # -- Loading package vital_timing # -- Loading package vital_primitives # -- Loading package cycloneiii_atom_pack # -- Loading package cycloneiii_components # -- Compiling entity tp # -- Compiling architecture structure of tp # # vlog -vlog01compat -work work +incdir+D:/ALTERA/testproj/simulation/modelsim {D:/ALTERA/testproj/simulation/modelsim/tp_tb.v} # Model Technology ModelSim ALTERA vlog 6.5b Compiler 2009.10 Oct 1 2009 # -- Compiling module RS # # Top level modules: # RS # # vsim -t 1ps +transport_int_delays +transport_path_delays -sdftyp /tp=tp_vhd.sdo -L altera -L cycloneiii -L gate_work -L work -voptargs="+acc" tp_tb # vsim +transport_int_delays +transport_path_delays -L altera -L cycloneiii -L gate_work -L work -voptargs=\"+acc\" -sdftyp /tp=tp_vhd.sdo -t 1ps tp_tb # ** Error: (vsim-3170) Could not find 'D:\ALTERA\testproj\simulation\modelsim\gate_work.tp_tb'. # Error loading design # Error: Error loading design # Pausing macro execution # MACRO ./tp_run_msim_gate_vhdl.do PAUSED at line 12 Подозреваю, что неправильно заданы имена в настройке test bench: Проект в Quartus'е назван tp. test bench name: tp. top level module in test bench: tp_tb. design instance name in test bench: tp. Файл tp_tb.v: //`timescale 1 ns / 1 ps module RS; reg lk; wire [7:0] Out_byte; initial begin lk=0; forever lk=~lk; end tp DUT ( .clk(lk), .Out_byte(Out_byte) // output byte ); endmodule