Перейти к содержанию
    

Jackov

Участник
  • Постов

    409
  • Зарегистрирован

  • Посещение

Репутация

1 Обычный

Информация о Jackov

  • Звание
    Местный
    Местный

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

3 250 просмотров профиля
  1. Сейчас ни чего такого не решаю, просто ударила мысль в голову вот и спросил.
  2. Они все санкции поддерживают, деваться некуда. Когда начинал, был опыт только с Альтерой, да и как по мне альтеровский САПР дружелюбнее чем у Зайлинкса, начинающим начинать легче. Нет, не решена. Вопрос звучал так: Как уже было сказано ранее буферов с Z-состоянием внутри ПЛИС нету. Так что либо элемент ИЛИ, либо в общем случае, как было предложено, мультиплексор. И да, прочитав 3 страницы я так и не понял, если есть возможность взять пиратский ISE, то в чём проблема взять пиратскую Винду?
  3. А если сделать финт ушами и пустить сигнал с ноги на ногу?
  4. Не совсем понял что требуется, но похоже здесь поможет элемент ИЛИ. А вот так лучше не делать. Есть определённые правила синхронного проектирования. Строго рекомендуется их придерживаться:
  5. Ещё раз посоветую канал посвящённый разработке под ПЛИС https://www.youtube.com/@Jack0v/playlists
  6. Для первоначального погружения в тему предлагаю ознакомиться вот с этим каналом https://www.youtube.com/@Jack0v/playlists
  7. Угу. Ну сложно сказать как будет на самом деле, возможно зависит от внутренней схемотехники триггера, но если метастабильное состояние и возникнет, то на очень короткий момент времени. Т.е. такой переход скорее всего надо рассматривать не как 1 -> метастабильное состояние -> 0, а как просто не очень резкий переход 1 -> 0. По большому счёту не важно как схема войдёт в сброс, важно сколько она в нём пробудет и как из него выйдет. И да, малость неправильно сказал Надо не за входом D следить, хотя и так тоже можно. Но лучше следить за тем чтобы момент снятия асинхронного сброса не совпал с активным фронтом тактового сигнала с запасом в обе стороны.
  8. Тут получается так что в один момент времени и reg0 сбрасывается (меняет состояние) и на out приходит активный фронт тактового сигнала по которому он запоминает состояние reg0, которое как раз меняется в этот момент. На лицо вероятность возникновения метастабильного состояния. Нет, не возникнет, но триггер который всегда установлен в 0 на практике никому не нужен. Просто нужно во время активного уровня сигнала асинхронного сброса, с запасом до и после, обеспечить на входе D гарантированный 0. Могу посоветовать посмотреть эти видео, думаю многие вопросы отпадут сами собой: FPGA (ПЛИС) - 1000 правил синхронного проектирования FPGA (ПЛИС) - Особенности синхронизации FPGA (ПЛИС) - Вопросы общего сброса
  9. По всей видимости надо сначала ассемблерные команды перевести в машинные инструкции и уже их забить в hex-редакторе.
  10. Возможно последняя строчка была не замечена. Продублирую.
  11. Самолично наблюдал это явление. Может, конечно, настройки были такие, но я их не трогал - значит, такие настройки по умолчанию.
  12. У marvel 88E111 дофига и больше настроек, может что-то упустили? И ещё у него есть особенность, он не может работать с кросс-кабелем... или с прямым. Я уже не помню. В общем он работает только с кабелем одного типа.
  13. Сейчас вспоминаю, что я ещё раньше тоже пытался так делать, но не получилось. Возможно в тот раз это было на Альтере. Надо ещё и там попробовать...
  14. Да, с завидным постоянством. Почитал, но так и не понял правильно ли я сделал, что сместил этот сигнал и объединил по ИЛИ?
  15. Да это всё понятно. Вопрос в том чтобы пробросить третье состояние вывода по модулям вверх по иерархии. Сейчас в железе проверить возможности нет, но во всяком случае откомпилировал. Скорее всего, в первый раз, я просто что-то не то сделал.
×
×
  • Создать...