реклама на сайте
подробности

 
 
2 страниц V  < 1 2  
Reply to this topicStart new topic
> SystemVerilog [RTL] & ASIC Design Flow, За и Против
baumanets
сообщение Feb 22 2018, 17:10
Сообщение #16


Местный
***

Группа: Свой
Сообщений: 398
Регистрация: 30-12-09
Из: Москва, Зеленоград
Пользователь №: 54 579



Цитата(yes @ Feb 19 2018, 18:11) *
мне периодически приходится смотреть код, написанный европейцами и азиатами, имеющими лицензионный сапорт каденса/синопсиса - использование всяких SV конструкций для облегчения кода (индексы, дефолтные порты, массивы/структуры и т.п) внутри модулей практически всегда, использования интерфейсов в синтезируемом коде ни разу не видел

за лицензию SV, по-моему, дополнительных денег не берут

У синопсиса не берут.


--------------------
Go to the top of the page
 
+Quote Post

2 страниц V  < 1 2
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd September 2018 - 23:56
Рейтинг@Mail.ru


Страница сгенерированна за 0.00832 секунд с 7
ELECTRONIX ©2004-2016