jenya7 0 1 февраля, 2017 Опубликовано 1 февраля, 2017 · Жалоба Когда я делаю порт мап я хочу некоторые сигналы никуда не мапить. Но я обязан их задекларировать их в порт мап. Присваивание им нулевого значения U_DSP_REG : REG_FILE Port map( UART_ADR => "00000000", UART_DIN => "0000000000000000", UART_DOUT => "0000000000000000", UART_WR => '0', UART_RD_NEXT => '0', UART_INT => '0', ); генерирует ошибку. item cannot be assigned value Как быть? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nickolas 0 1 февраля, 2017 Опубликовано 1 февраля, 2017 · Жалоба Порты UART_DOUT и UART_INT скорее всего являются выходами. Если они не нужны, то можно их не писать в port map, или явно написать UART_DOUT => open, UART_INT => open Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 1 февраля, 2017 Опубликовано 1 февраля, 2017 · Жалоба Порты UART_DOUT и UART_INT скорее всего являются выходами. Если они не нужны, то можно их не писать в port map, или явно написать UART_DOUT => open, UART_INT => open Спасибо. open работает. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Александр77 1 1 февраля, 2017 Опубликовано 1 февраля, 2017 · Жалоба Когда не использую какой-либо порт у компонента, объявляю сигнал и завожу на него. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 1 февраля, 2017 Опубликовано 1 февраля, 2017 (изменено) · Жалоба Когда не использую какой-либо порт у компонента, объявляю сигнал и завожу на него. да но у меня не очень много места. экономлю на каждом сигнале. У меня уже total logic elements заняты на 70%. а мне еще кучу кода надо запихать. Изменено 1 февраля, 2017 пользователем Jenya7 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sallador 0 1 февраля, 2017 Опубликовано 1 февраля, 2017 · Жалоба Можно поступить так: В entity этого компонента, который мапите, присвоить входным сигналам исходное значение. Например: entity bla_bla_bla is port( aa : in std_logic_vector(N-1 downto 0):=(others=>'0'); bb : in std_logic:='0'; ... ); end bla_bla_bla; Тогда не надо входным портам присваивать значения. А про выходные уже ответили: либо вообще ничего не писать, либо => open. да но у меня не очень много места. экономлю на каждом сигнале. У меня уже total logic elements заняты на 70%. а мне еще кучу кода надо запихать. Условная запись: signal test : std_logic_vector(3 downto 0):="0000"; Не тратит логические ресурсы и триггеры совсем, если далее в коде значение сигнала нигде не меняется. А чтобы наверняка не менять это значение - вместо signal напишите constant и мапьте к компонентам константы значений. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
jenya7 0 1 февраля, 2017 Опубликовано 1 февраля, 2017 · Жалоба Можно поступить так: не знал. спасибо за ценную информацию. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Александр77 1 1 февраля, 2017 Опубликовано 1 февраля, 2017 · Жалоба А чтобы наверняка не менять это значение - вместо signal напишите constant и мапьте к компонентам константы значений. Константы хороши когда их подают на входные порты. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться