Перейти к содержанию
    

casiopus

Участник
  • Постов

    10
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о casiopus

  • День рождения 28.04.1975

Контакты

  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

1 027 просмотров профиля
  1. Заметил интересную странность. Загружаю один и тот же SOF файл в Programmer 9.1 и 13.1 и получаю разные Checksum, с JIC все нормально. В чем подвох?
  2. Всем откликнувшимся огромное спасибо! Жаль, что нельзя сделать из проекта что-то типа мегафункции. Если у кого появятся мысли, буду рад.
  3. В том и дело, что подпроект компелица нормально и даже работает в кристалле. В основном проекте пока ничего нет кроме символа подпроекта и входов выходов. Может нужно добавить все файлы подпроекта в основной проект, а не только .bdf? Просто я думал, что есть возможность упаковки готового куска в единый файл, чтобы не загромождать основной проект. Проект состоит из отдельных узлов, которые можно по отдельности отладить. Хотелось сделать отлаженные кубики, а потом их собрать воедино. Когда проекты были относительно небольшие, писал все сам на HDL, а теперь все одному реально не потянуть, да и сроки сжатые, вот и решили распределить все на несколько человек. А потом все увязать. Опыта в таком плане работ нет, буду признателен за любые советы по организации подобной работы.
  4. Кладу всю папку подпроекта в папку проекта, компилирую подпроект, создаю символ, запускаю основной проект, добавляю файл подпроект.BDF в файлы основного проекта, вставляю в схему подпроект.BDF, соединяю с входами выходами, компилирую основной проект. Error: Can't find an inherited or default value for parameter "WIDTH" -- specify a parameter value Error: Symbolic name "WIDTH" is used but not defined Error: Argument for LOG2 cannot be negative number or zero Error: Group range of arithmetic expression contains negative number -1, but numbers in group ranges cannot be negative Error: Group range of arithmetic expression contains negative number -1, but numbers in group ranges cannot be negative Error: Can't elaborate user hierarchy "PRIEMOPER:inst|mux:inst4" Error: Quartus II Analysis & Synthesis was unsuccessful. 6 errors, 0 warnings Error: Peak virtual memory: 196 megabytes Error: Processing ended: Tue Aug 25 14:03:11 2009 Error: Elapsed time: 00:00:01 Error: Total CPU time (on all processors): 00:00:01 Error: Quartus II Full Compilation was unsuccessful. 8 errors, 0 warnings
  5. Работаю на Циклоне 3, vqm не активна. Кинул папку с подпроектом в папку основного проекта, из подпроекта сделал символ и вставил его в схему основного проекта. Ругается, что нет параметров для компонентов сгенерированных MegaWizard-ом в подпроекте. Уже всю голову сломал :(
  6. Сильно не пинайте, облазил весь инет, так ответа и не нашел. Раньше не сталкивался с необходимостью работать над проектом в команде, где каждый делает свой кусок, писал все сам и проблем не возникало, но не всегда можно осилить большие объемы в одиночку. Возникла необходимость объединить воедино куски, разработанные разными людьми в один проект. Существует иерархический проект, сведенный в BDF файл из кусков, написанных на AHDL, блоков взятых из MegaWi zard и из стандартных компонентов. Необходимо этот проект включить в основной проект, в котором блоки сведены в схему. Как лучше это сделать? Желательно создать из первого проекта единый файл, который можно будет вставить в основной проект, типа как из MegaWi zard, только без возможности настройки.
  7. По дефолту нельзя, разводка будет под ЕР3С40F324, а стоять, пока, будет ЕР3С25F324 Мне нужно два разных, 250 МГц и около 4 МГц
  8. Не пинайте сильно, раньше работал с 7000 серией, с Циклонами только начинаю, отсюда и столько вопросов, да и частоты сильно выросли, не хочется сразу много граблей наделать. Спасибо за совет, бум разбираться. Остался вопросик, что делать с неиспользуемыми ногами? Можно их посадить на землю, а в проекте установить в третье состояние? Что посоветуете с клоками для АЦП, порылся на форуме, пока не нашел. Нужно 250 МГц и чтобы работала до +125 Где-то на форуме натыкался, что нужно на каждую ПЛЛ заводить внешне клок. Так ли это или можно на одну ногу подать, а развести внутри?
  9. Стоит задача развести плату на ЕР3С25F324, но с возможностью последующей установке ЕР3С40F324. В принципе возможен такой вариант? Собирался все незадействованные ноги посадить на землю, для уменьшения помех, но как понимаю, от этого придется отказаться. Поправьте если не прав. Нужно развести питание как под 40, а при установки 25 микросхемы эти ноги повесить в третье состояние. И еще несколько вопросов. К данной ПЛИСС будут подключены две микросхемы AD9230, у которых восемь выходных шин (LVDS работающих по двум фронтам), тактовые входы (LVDS клок идет с PLL ПЛИСС), и выход клока синхронного с данными (тоже LVDS). С выходами вроде понятно, согласованные линии, резистор 100 Ом как можно ближе к ногам ПЛИСС. С клоками непонятки. Насколько я понимаю клоки на АЦП нужно выводить со специализированных выходов PLL, но они расположены в верхних и нижних банках, следовательно, придется разводить 3R схему для создания LVDS? На какие ноги заводить клоки, идущие от АЦП в ПЛИСС? Ну и до кучи, как правильно подать клок на PLLки от кварцевого генератора? Извиняюсь что сразу столько вопросов, но реально всю голову сломал, неохота ошибиться, денег на переразводку фиг вытрясешь.
×
×
  • Создать...