Перейти к содержанию
    

evsh

Участник
  • Постов

    44
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о evsh

  • Звание
    Участник
    Участник

Информация

  • Город
    Array

Посетители профиля

1 881 просмотр профиля
  • Dvil

  1. Спасибо, всё получилось. Не первый раз проходил и в ISE, и в Виваде. Но давно, вылетело из головы. Сохраняю здесь как получить доступ к Engineering Samples (ES1) кристаллам в Vivado на примере Versal. 1. Найти файл /Xilinx/Vivado/20xx.x/data/parts/xilinx/versal/public/ibis/FileMap.txt Там будет список файлов с PN всех кристаллов для данной версии. Список ключей должен быть вида (корпус, времянка не учитываются) вида: XCVH1522-ES1 XCVH1522-ES1_bitgen 2. В файл .Xilinx/Vivado_init.tcl добавить строку: enable_beta_device xcvh* или enable_beta_device * - включить все Если этого файла нет, нужно создать.
  2. Подскажите, как включить поддержку Versal ES кристаллов в Vivado? Видны только Production. Хотя бы название ключа.
  3. "Переходи на тёмную сторону, у нас есть печеньки!" (с) У нас SATA отлично работает в Kintex7. Большая часть проблем - собственные ляпы и особенности работы отдельных моделей винчестеров. Но это уже уровень транспортника, к кристаллу не имеет отношения. С физикой вопросов не было.
  4. signal led_counter : std_logic_vector(24 downto 0); begin LED_CNTR : process (RESET, CLK) begin if RESET = '1' then led_counter <= (others => '0'); elsif rising_edge(CLK) then led_counter <= led_counter + '1'; end if; end process; LED_OREG : process (RESET, CLK) begin if RESET = '1' then USER_LED <= '0'; elsif rising_edge(CLK) then USER_LED <= led_counter(24); end if; end process;
  5. Не вижу решительно никакого смысла в Evaluation на начальном этапе без, даже минимальной, цели. Нужно изучить схемотехнику ПЛИС, понять какие возможности ПЛИСы предоставляют. Изучить HDL, понять связь между конструкциями языка и реализацией в ПЛИС. Разобраться с пакетами ПО: построением проекта, моделированием, синтезом, созданием constrain'ов, связь с Матлабом. Вот когда будут идеи, что захочется реализовать, хотя бы из какой области: DSP, видео, звук, интерфейсы и т.д. - вот тогда и стоит обратить внимание на платы. Уже будет понятно, сколько хотя бы примерно ресурсов требуется, какие аппаратные ядра нужны, какая периферия: LCD экран, DVI, SATA, PCIe, сколько и какой внешней памяти, ЦАП, АЦП (или возможность поставить модуль в формате FMC), гигабитные трансиверы (и какого типа порты), USB, многое другое. Иначе, с большой вероятностью, выкинутые деньги. Я бы их отложил на оригинальный JTAG кабель - пользы в будущем больше. :)
  6. http://www.xilinx.com/support/documentatio...uides/ug380.pdf Вроде всё понятно расписано.
  7. Не совсем так. Если раньше было доступно два асинхронных входа одновременно: Preset и Clear, то в V6 остался только один на выбор. Поэтому, если в старом коде используются два асинхронных сигнала (и сброс и установка), это порождает комбинаторную петлю, с не всегда предсказуемым результатом. Как в плане корректности ковременных констрэйнов, так и в логике работы реальной схемы. Маппер и синтезатор об этом предупреждают. От себя могу сказать, как действовал бы сам: 0. Внимательно прочитал все сообщения синтеза, трансляции и рутера для старого проекта. Вспомнил где были проблемы, если подставляли костыли, то где и какие. 1. Прочитал свежие: Constraints Guide, XST User Guide for Virtex-6, Spartan-6, and 7 Series Devices, Synthesis and Simulation Design Guide, Virtex-6 Libraries Guide for HDL Designs. 2. Внимательно прочитал все сообщения синтеза, трансляции и рутера для нового проекта. 3. Если для синтеза используется Synplify, проверил, не остались ли включены по умолчанию опции "Autoconstraint" и "Write Vendor Constraint File". 4. Обратил внимание на IP и примитивы, используемые в схеме, особенно: память, тактовые буферы и генераторы (DCM, PLL), регистры (на предмет вышеуказанных особенностей), IODELAY, заменил на подходящие именно для V6. 5. Просмотрел временные констрэйны: всё ли задано, включая multipass, не перегружены ли sdc/ucf дублирующими констрэйнами и всякими натяжками (старыми костылями) - это может здорово замедлять и ухудшать трассировку. Для рутеров современных кристаллов сейчас достаточно указывать лишь входную частоту с пина, все последующие частоты на буферах и выходах PLL они определяют и вычисляют сами. 6. Открыл имеющуюся ucf через "Create Timing Constraints", удивился куче сообщений о некорректных назначениях, исправил их. 7. Как уже отметил Boris_TS, очень внимательно посмотрел на RLOC'и, если они есть - действительно ли они необходимы, грохнул всё необязательное. 8. Снова внимательно просмотрел репортажи, особенно рутера: все ли констрэйны прошли, всё ли правильно задано, ничего не забыто. 9. Дальше уже можно открывать Timing Analyzer и разбираться с временными ошибками. Как-то так.
  8. RTL Vewer есть практически во всех современных средствах синтеза. Самый же удобный просмотр схемы, RTL и технологической для FPGA, что видел, реализован в Synplify.
  9. В Q11 SP1 при генерации контроллеров памяти QDR/DDR для Stratix 4/5 происходит ошибка и не генерируется example design. Это я у квартуса не все приступы жадности вылечил или проблема общая?
  10. Это вопрос реализации обмена процессора с системными устройствами. Тут уж Intel/Microsoft как хотят, так и поступают. Можно лишь оценивать эффективность решения. Вот ограничения чипсета на длину пакета (128/256 байт), когда устройсто в режиме DMA при всём желании не может передавать больши блоки данных - это, действительно, не полная поддержка стандарта PCI-E.
  11. Обычно используем DMA и скорость записи/чтения в режиме completer не замеряли. Но недавно полез с чипскопом в pci-ный модуль и заметил следующее. Раньше, на старых материнских платах, начиная с P4 до Core2Duo под Win2k/2003Server, обмен процессора с девайсом производился всегда строго по одному слову (4 байта). Правда, программную часть толком не копали. На современных же системах: Core i7/Win7 обмен идёт уже блоками по 16 слов (64 байта). Встречаются транзакции и меньшей длины, но основной поток всё же 16DW. И ещё один момент. Есть такое мнение, существенный вклад тут и чипсета. В системе на i7 ещё под Win2003 наблюдались пересылки по 2-3-4DW. Вероятно, хост-контроллер сам уже умеет склеивать последовательные транзакции.
  12. Для sys_cpt 11.0 SP1 x64 адрес: 0xA30C0. Для x32 адрес остался прежний: 0xE3370.
  13. Ну да. Разводка простенькой системы на PCI-E под 5-й Stratix отжирает в пике до 4.7Гб.
  14. Я с Microblaze не работаю. Но коллеги уже месяца два отлаживают проект с ним, о проблемах с CS не говорили ни разу. Используют его постоянно. Были какие-то другие глюки с EDK, после установки апдейта для 13.1 они все ушли.
×
×
  • Создать...