реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Quartus, как сгенерировать simulation model для блока Design partiton?, Но без IO буферов внутри.
RobFPGA
сообщение Jan 31 2018, 07:32
Сообщение #1


Профессионал
*****

Группа: Свой
Сообщений: 1 075
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Постигаю задр...а премудрости Quartus. smile3046.gif
Возникла необходимость экспортировать design partition модуль и заодно сгенерировать simulation model для него.
Если просто задать этот модуль как top и сгенерировать для него модель с помощью quartus_eda
то естественно в модели будут IO буфера которые мне не нужны.
А как сгенерировать такую модель для модуля лежащего ниже по иерархии я с наскока не нашел sad.gif.

Помогите бедному "студенту".

Успехов! Rob.
Go to the top of the page
 
+Quote Post
blackfin
сообщение Jan 31 2018, 07:41
Сообщение #2


Гуру
******

Группа: Свой
Сообщений: 2 935
Регистрация: 18-04-05
Пользователь №: 4 261



Сделать порты виртуальными?

В файле *.tcl написать:

set_instance_assignment -name VIRTUAL_PIN ON -to valid
set_instance_assignment -name VIRTUAL_PIN ON -to ready
set_instance_assignment -name VIRTUAL_PIN ON -to tdata_i
set_instance_assignment -name VIRTUAL_PIN ON -to tdata_o
...
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jan 31 2018, 08:44
Сообщение #3


Профессионал
*****

Группа: Свой
Сообщений: 1 075
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(blackfin @ Jan 31 2018, 10:41) *
Сделать порты виртуальными?

В файле *.tcl написать:

set_instance_assignment -name VIRTUAL_PIN ON -to valid
...
Спасибо! Но увы не сработало sad.gif - может что не так делаю.
Сделал нужный мне модуль как "Top-level Entry".
Добавил "set_instance_assignment -name VIRTUAL_PIN ON -to UpdateReqValid" в .qsf файл.
Синтез -> Fitter -> EDA_writer
Все равно в выходном .svo файле вижу
Код
stratixv_io_ibuf \UpdateReqValid~input ( ...

А хочется сделать post-synthesis netlist для отделного модуля и post-synthesis simulation модель для него же.

Удачи! Rob.
Go to the top of the page
 
+Quote Post
EugeneS
сообщение Jan 31 2018, 12:48
Сообщение #4


Частый гость
**

Группа: Свой
Сообщений: 180
Регистрация: 28-08-04
Пользователь №: 557



QUOTE (RobFPGA @ Jan 31 2018, 10:32) *
Приветствую!

Постигаю задр...а премудрости Quartus. smile3046.gif
Возникла необходимость экспортировать design partition модуль и заодно сгенерировать simulation model для него.
Если просто задать этот модуль как top и сгенерировать для него модель с помощью quartus_eda
то естественно в модели будут IO буфера которые мне не нужны.
А как сгенерировать такую модель для модуля лежащего ниже по иерархии я с наскока не нашел sad.gif.

Помогите бедному "студенту".

Успехов! Rob.


Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp
(не забыв проверить что отмечен Post-Synthesis netlist)?
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jan 31 2018, 12:50
Сообщение #5


Профессионал
*****

Группа: Свой
Сообщений: 1 075
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(EugeneS @ Jan 31 2018, 15:48) *
Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp
(не забыв проверить что отмечен Post-Synthesis netlist)?
Так с начала так и сделал - но вот как для этого .qxp получить simulation model?

Удачи! Rob.
Go to the top of the page
 
+Quote Post
EugeneS
сообщение Jan 31 2018, 13:48
Сообщение #6


Частый гость
**

Группа: Свой
Сообщений: 180
Регистрация: 28-08-04
Пользователь №: 557



QUOTE (RobFPGA @ Jan 31 2018, 15:50) *
!
Так с начала так и сделал - но вот как для этого .qxp получить simulation model?


Я сделал так:
- отметил в "more EDA netlist writer settings" maintain hierarchy
- запустил EDA netlist writer
- из полученного vho выгрыз нужный entity
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th June 2018 - 14:47
Рейтинг@Mail.ru


Страница сгенерированна за 0.00903 секунд с 7
ELECTRONIX ©2004-2016