Перейти к содержанию
    

fatus

Участник
  • Постов

    29
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о fatus

  • Звание
    Участник
    Участник
  1. Приветствую всех! Вопрос следующий. После выполнения DRC, Altium создает список ошибок в окне Messages и отдельно Design Rule Verification Report с расширением .html. Этот файл открывается по разному (причем логики разных открытий не понял, то ли от проекта зависит, то ли от версии Altiuma, раньше работал в 17, теперь в 22) - то в виде окна в Altiume, то в браузере. Причем если тыркаться по ссылке в документе в браузере, то предлагается открыть Altium :-) Где настраивается, чтобы этот файл открывался в окне Altiuma? С уважением, С.
  2. Здравствуйте, мы используем ваш эмулятор XDS510USB Lite. Сейчас возникла необходимость поработать с TMS320VC33 (почему это старье - не спрашивайте, "так надо"), он вроде поддерживается эмулятором - но проблема в другом, не в чем программировать :-( . Не подскажете ли, где можно взять CodeComposer 4.10.36 (может у вас завалялся и можете поделиться? ), вроде это единственная версия которая поддерживает этот процессор. С.
  3. Это все Code Composer Studio, а нужно то что было до эпохи Studio...
  4. Приветствую всех! Внезапно потребовалось поработать со сделанным кем-то-когда-то-давно на TMS320VC33. А для его программирования нужен Code Composer v4 (даже не Studio!) Не завалялось ли у кого этого старья в архивах, а то TI его уже потер...? С уважением, С.
  5. Приветствтую всех. Следующая проблема. Развожу шину DDR с проца на 2 микросхемы. Данные у них у каждой свои, адреса и управления общие - рисуются Т-образно. Требуется выровнять длины разветвленной части Т-образных линий. Как узнать длину части цепи, состоящей из нескольких линий? (в пикаде можно было выделить требуемую группу линий входящих в цепь и спросив property узнать их длину) С.
  6. Подскажите плиз, Что-то слетело в настройках, и из всех неразведенных цепей на плате, показывается только "веревка" цепи GND. Остальные "веревки" показываются только в момент перетаксивания компонента. Где ставить галку, чтоб всегда показывались "веревки" всех неразведенных цепей? С. Нашел: View - Connections - Show all
  7. Приветствую всех! Вопрос про Signal Integrity. Разбираюсь на примере моделирования DDR. Изначально плата нарисована по рекомендациям к DDR, но не моделировалась (шина простая - 1 DDR, 1 проц, все проводники выровнены и почти одной длины, длина меньше 2 см.) IBIS модели скачал и подцепил. 1. Если спецом перерисовываю одну из цепей существенно более длинной - при моделировании на ней становятся видны отражения. И это правильно. 2. Возвращаюсь к исходной короткой цепи, и подрисовываю к ней "антенный" хвост примерно такой же длины, на которую цепь была удлинена в п 1. По идее, на нем тоже должны возникать отражения. Однако SI их не показывает. А пачиму? (с) 3. Добавляю на конец антенны резистор 1M или конденсатор 10p - отказывается симмулировать ващще. Слабак моделировать цепи с тремя пинами? С.
  8. Приветствую всех! Развожу DDR. Требуется выровнять длину проводников. Вопрос: как узнать длину цепи (сумму длин проводников, входящих в цепь)? С.
  9. Где ее можно отключить? В настройках Схематик-компайлер не нашел... Но вообще если не позволяет в цепи иметь 1 выход и много входов - это косяк. И еще вопрос - может ли в одной точке соединяться 4 провода? Или только 3? У меня сейчас стоит галка на Convert Cross Junction и в таком случае одно соединение 4 проводов в одной точке разбивается на 2х3
  10. Снова приветствую! Потихоньку разбираюсь с проблемой, по которой был вопрос: основная причина видимо в том, что компонент менялся после установки символа на схему, ну и по мелочам были косяки... Возник новый вопрос: есть например 3 листа схемы. Если на одном листе порт цепи имеет вид Qutput а на двух других листах Input или Bidir - при апдейчивании PCB выдается сообщение об ошибке. Если же все порты сделать Bidir - сообщений об ошибках нет. Но ведь это не правильно. Косяк Альтиума или кривые руки? С.
  11. Поясните. У этих трех компонентов помимо одинаковых дезигнаторов должны быть одинаковые идентификаторы (ID)?
  12. Platform 10.577.22514. По моему такая реакция на само наличие многопартовости, и не зависит от размещений на листах.
  13. Приветствую всех! Такой вопрос. Имеется компонент состоящий из нескольких символов. На схеме символы обозначены как DD1:3, DD1:4 и DD1:14 (задействованы не все части микросхемы). Символ 3 расположен на одном листе, символы 3 и 14 на другом. При Update PCB Document возникает сообщение: случилась ошибка при компиляции: Duplicate component designator - DD1C и DD1D. При дальнейших действиях на плате появляется 3 компонента DD1, но выводы задействованы только у одного. Как лечить? С уважением, С.
×
×
  • Создать...