Перейти к содержанию
    

paradox-17

Участник
  • Постов

    11
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о paradox-17

  • День рождения 09.10.1986

Контакты

  • Сайт
    Array
  1. Есть. Называется Catapult C. The price of the Catapult C Synthesis tool currently ranges from $89000 to $275000 Воть Кажется она способна переходить к RTL не только от Sytem C, но и просто С. Но где её достать? И надо ли вообще? Мне кажется, что рано или поздно Altera и Xilinx разродятся чем-нибудь (хотя SV еще поле непаханное)
  2. Доброго времени суток. Давно думаю о создании библиотеки функций для использования в проектах на Verilog/SystemVerilog, чтобы часто используемые, несложные цифровые устройства добавлять простым вызовом функции, т.к. это быстрее, чем включение модулей. И все, вроде бы, нормально: описал кучу функций в отдельном файле и вызывай их на здоровье где это нужно. Но есть загвоздка: не врубаюсь как можно гибко параметризовать функцию, чтобы при каждом вызове возможно было задать индивидуальный набор параметров. Это, вообще возможно средствами Verilog или SystemVerilog. Заранее спасибо.
  3. Существует мегафункция altclkctrl. Идите к МегаВолшебнику (MegaWizzard) и используйте её. Она специально для мультиплексирования клоков и придумана. Кроме того, у PLL альтеры появилась новая фича - динамическая реконфигурация PLL, т.е. коэффициенты умножения/деления указываются в какие-то регистры "на лету". Но, боюсь, что StratixII не умеет такого (видел для 3-го циклона). И на будущее - чтобы не зависеть от частот, если возможно, делайте Enable. Скорость работы меняйте с помощью этого сигнала, управляя, к примеру простым счетчиком. Удачи.
  4. DmitryR, Ваше решение выглядит правдоподобно и элегантно. Обязательно попробую и о результатах сообщу. Огромное спасибище :a14:
  5. Спасибо за внимание. FPGA при делах. В ней всякие нужные корки будут размещены. А вот i2c контроллер городить в ПЛИС очень не хочется, т.к. контроллер (master) уже есть в СPU на плате. То, что провода подведены на ПЛИС приходится воспринимать как данность :cranky: . Фиг с ним, с мультиплексированием. Меня интересует просто возможность создания сквозного двунаправленного провода в ПЛИС без дополнительной логики, чтобы тупо повесить на линию SDA мастера с одной стороны (CPU) и слейва с другой (тоже внешний девайс на плате). В принципе реально или нет? Спасибо.
  6. Всем доброго времени суток. Извините, если чушь полную спрашиваю, но возникла проблема: Есть несколько устройств (slave) с i2c интерфейсом (линия клоков и двунаправленная линия данных SDA). Master i2c только один. Напрямую между собой они не связаны, но сигналы заведены на ПЛИС (Altera CycloneIII). Было бы неплохо организовать двунаправленный сквозной "провод" для линии SDA, чтобы при этом не заморачиваться управлением направлением сигнала (т.е. классическая развязка с помощью tri). К тому же внутри ПЛИС потребуется мультиплексировать сигналы, т.к. мастер один, а ведомых несколько. Мне сказали, что open-drain смотреть надо. Я посмотрел, попробовал описать, но ничего толкового не получилось. И вообще, это возможно сделать двунаправленный "провод" насквозь, чтобы на нем одновременно висело два устройства? Если возможно, то приведите пожалуйста пример на verilog, vhdl или ahdl. Всем заранее спасибо.
  7. Привет. А почему бы не использовать numeric_std и типы signed или unsigned. Получится наглядно и удобно.
  8. Ура! Косяк обнаружен. Моя ошибка заключалась в том, что я начинал цикл записи на следующий такт после появления ack_o (подтверждение). Нужно было лишь подождать дополнительный такт, и все работает. Интересно, это недочет разработчиков, или wishbone-рекомендация допускает это (я-то думал, что появился ack - и смело пиши/читай, ан нет, нужно такт подождать)?
  9. to CodeWarrior1241 Большое спасибо. Miniuart я тоже скачивал с opencores. Попробую для начала завести его, но с той коркой разбираться мне все-таки придется, т.к. uart нужен не совсем простецкий, а с неплохим функционалом. Неужели никто в альтере его не реализовывал?
  10. Привет всем. Плисами занимаюсь недавно, verilog почти не знаю (vhdl более-менее). Встала острая необходимость завести uart. Взял наиболее приглянувшуюся по функциональности корку с opencores.org: uart 16550, которая на верилоге. Отсимулировал в ModelSim - работает. Был очень рад. Потом синтезировал в quartus - и облом. Результат синтеза не фурычит. В чем может быть проблема? Квартус неадекватно воспринял описание? Или я чего-то не догоняю? Конечно, я понимаю, что по уму надо изучить verilog, покопаться хорошенько в коде, изучить все warning'и. Так и сделаю, но сейчас время поджимает. Может кто-нибудь работал с этим ядром и знает в чем проблема? (или есть другой путевый uart в открытом виде - если дадите ссылку или подбросите исходники - буду благодарен). Заранее спасибо.
  11. ПЛИСами и ниосом начал заниматься совсем недавно и столкнулся с такой проблемой: создаю в SOPC builder ниосовскую систему (совсем простую: сам cpu (ядро самое маленькое) + jtag_uart + on-chip memory + PIO) под cyclone EP1C6Q240C8 , а потом в Nios II IDE создаю сишный проект и простенькую прогу типа Hello world или Hello LED (чтобы диодами помигать). Эти проги уверенно работают. Но более серьёзные проги работать не желают, ибо не хватает внутренней памяти. У EP1C6Q240C8 имеется 20 m4k (то биш около 10 килобайт памяти). Суть вопроса : можно ли добиться когого-нибудь рационального способа использования внутренней памяти (m4k), или без внешней памяти никак не обойтись? Заранее спасибо.
×
×
  • Создать...