реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Укладка множества source-синхронных DDR интерфейсов в один Спартан6.
a123-flex
сообщение Aug 19 2017, 19:43
Сообщение #1


Профессионал
*****

Группа: Свой
Сообщений: 1 037
Регистрация: 11-01-05
Из: Москва
Пользователь №: 1 884



Добрый день.

Возникла проблема - в один кристалл 6 спартана нужно завести много source-синхронных ddr интерфейсов, каждый из которых идет с собственным клоком.
Сделали платку, на которой разложили интерфейсы таким образом, чтобы пины одного интерфейса лежали внутри одного банка.
Стали собирать - проект не собирается по времянке.
Когда рассматриваю проект в PlanAhead, он весь забит связями через весь чип туда-обратно.
После гугления выяснилось, что 6 спартан, в отличие от виртекса, сделан по технологии wire bond, и матрица bga в итоге перекладывается в квадратик периметра кристалла.
Поэтому непонятно, как выбрать несколько пинов, находящихся предельно близко друг к другу внутри одной зоны локального клока.

После чтения манов я подумал, что нужно было укладывать пины таким образом, чтобы пины одного интерфейса лежали внутри одной пары: Bank:BUFIO2.

Правильно ли это ?


--------------------
Если хочешь узнать, что ждет тебя на дороге впереди, спроси у тех, кто возвращается по ней.
Go to the top of the page
 
+Quote Post
makc
сообщение Aug 21 2017, 06:35
Сообщение #2


Гуру
******

Группа: Админы
Сообщений: 3 538
Регистрация: 18-10-04
Из: Москва
Пользователь №: 904



Цитата(a123-flex @ Aug 19 2017, 22:43) *
После чтения манов я подумал, что нужно было укладывать пины таким образом, чтобы пины одного интерфейса лежали внутри одной пары: Bank:BUFIO2.

Правильно ли это ?


В целом правильно. Подробности описаны в UG382 - Spartan-6 FPGA Clocking Resources User Guide


--------------------
BR, Makc
В недуге рождены, вскормлены тленом, подлежим распаду. (с) У.Фолкнер.
Go to the top of the page
 
+Quote Post
a123-flex
сообщение Aug 21 2017, 17:45
Сообщение #3


Профессионал
*****

Группа: Свой
Сообщений: 1 037
Регистрация: 11-01-05
Из: Москва
Пользователь №: 1 884



Цитата(makc @ Aug 21 2017, 09:35) *
В целом правильно. Подробности описаны в UG382 - Spartan-6 FPGA Clocking Resources User Guide

Пока я не вычитал этого в UG382, мне пришла в голову мысль подглядеть/проверить раскладки выводов у MIG генератора, попросив его сгенерить корки для ddr памяти.

Так вот в трех портах все выводы действительно лежат в одной паре Bank:BUFIO2, но в одном случае ddr2/xc6slx150t/mt47h128m8xx/port3 используется 2 разных bufio2 внутри одного порта: LT;LB: в LT лежат вся шина адреса и часть управления, в LB шина данных и вторая часть управления.

Если сигналы, разнесенные в разные клоковые зоны нехорошо, так зачем же ксайлинкс такое делает ?


--------------------
Если хочешь узнать, что ждет тебя на дороге впереди, спроси у тех, кто возвращается по ней.
Go to the top of the page
 
+Quote Post
makc
сообщение Aug 28 2017, 19:29
Сообщение #4


Гуру
******

Группа: Админы
Сообщений: 3 538
Регистрация: 18-10-04
Из: Москва
Пользователь №: 904



Цитата(a123-flex @ Aug 21 2017, 20:45) *
Если сигналы, разнесенные в разные клоковые зоны нехорошо, так зачем же ксайлинкс такое делает ?


Скорее всего вынужденно, т.е. не от хорошей жизни. sm.gif Количество буферов в зоне банка ограничено, поэтому они и предусмотрели возможность перекрестного тактирования:



--------------------
BR, Makc
В недуге рождены, вскормлены тленом, подлежим распаду. (с) У.Фолкнер.
Go to the top of the page
 
+Quote Post
Мур
сообщение Sep 6 2017, 14:53
Сообщение #5


Знающий
****

Группа: Свой
Сообщений: 763
Регистрация: 7-06-06
Из: Харьков
Пользователь №: 17 847



А может надо было сначала сделать проект, а плату делать после прикида?...
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th November 2017 - 18:33
Рейтинг@Mail.ru


Страница сгенерированна за 0.01244 секунд с 7
ELECTRONIX ©2004-2016