Перейти к содержанию
    

ig_d

Свой
  • Постов

    27
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о ig_d

  • Звание
    Участник
    Участник

Контакты

  • ICQ
    Array
  1. Может кто нибудь помочь с правильной лицензией для quartus11.1 При компиляции в Assembler Encrypted IP Cores Summary выдает "PCI Compiler" Unlicensed. Хотя в License Setup строка "Altera (6AF7) PCI 32-bit Target Only (0024) 2025.12" присутствует. Спасибо.
  2. В файле .sdf обнулить setup и hold между clk и D входом для первого!!! триггера.
  3. Нарушение setup(hold) возможны во время прихода асинхроного сигнала например reset. Главное чтобы выход из reset был синхронизирован с clock.
  4. Это не переходные прцессы. Это он показывает что триггеры счетчика переключаются не одновремено т.е. относительно клока имеют разные задержки. Это нормально.
  5. Напишите в одном из initial вашего test bench (после того как закончаться все процессы) команду $stop
  6. Потому что регистер R не имеет начального значения. Добавте Reset.
  7. Assignments->EDA Tool Settings->Simulation-> Tool name: ModelSim, Format for output netlist : VHDL
  8. Очень рекомендую проверить проект. Сталкивался с этим при переходе с 7064LC на 7064SLC. Был у нас старый проект который нормально работал. После перехода на 7064SLC часть микросхем начала сбоить. Некоторые редко некоторые часто, а некоторый работали нормально. Сначала из за лени подбирали рабочие микросхемы и пробовали даже ругаться с поставщиками. Когда сбоящих микросхем стало очень много посмотрели внимательно проект и обнаружили skew на shift регистре из за того что clock приходил в ячейки не как глобальный.
  9. Help->Contents->Simulation->Adding Nodes to a Waveform File Можно Tools->Chip Planner(drag and drop)
  10. Ничего дополнительно ставить ненадо. Просто выведете в окно симулятора кроме входов и выходов внутрение цепи. Среди них будут выходы тригеров вашего счетчика. Увеличение периода клока не приведет к исчезновению задержек. Если задержки меньше периода вашего клока то ничего делать не надо, они не будут влиять на работу схемы.
  11. Если вы посмтрите на выходы счетчика не на выходных пинах а прямо на q выходах регистров то задержек скорее всего не будет. Задержки появляются из за разного времни распространения сигнала от q выхода регистра до выходного пина. Имено поэтому Но надо понимать что вреальной схеме какая то разность во времени переключения разрядов счетчика всегда будет.
  12. Попробуйте поменять названия Bidir коннекторов с data[x] на Data[x], или если не поможет поставте на шине рядом с каждым коннектором имя цепи Data[x].
  13. Спасибо. Через скрипт я знаю. Имелось ввиду если просто кликнуть на TestBench два раза в окне Library ModelSim выдает ошибки хотя библиотека подключена к проекту.
  14. Не знаю как для Xilinx а для Altera надо скомпилировать файл примитивов Altera(для каждого девайса свой) из библиотеки Quartus или в рабочую библиотеку или созданую новую библиотеку, но тогда ее(созданую) при каждой симуляции надо будет вручную подключать Simulate->Start Simulation->Libraries->Add. И только после этого запускать TestBench. Не знаю почему но даже если подключить эту библиотеку к проекту (vmap) Modelsim все равно ее не видит если не подключить ее в ручную вышеописаным способом. Если в проекте использованы Мегафункции или еще что-то нестандартное то и их библиотеки надо скомпилировать.
  15. Возможно большая нагрузка выхода по току. Сделать выход открытый коллектор и поставить pull-up.
×
×
  • Создать...