Перейти к содержанию
    

Aleksey25

Участник
  • Постов

    12
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Посетители профиля

Блок последних пользователей отключён и не показывается другим пользователям.

  1. Как раз Questa при моделировании и выдает ошибку.
  2. Здравствуйте. Подскажите, пожалуйста, кто-нибудь сталкивался с импортом пакетов, которые размещены в отдельной директории, а не в папке с файлом, в который нужно импортировать ? В сети попадались несколько вариантов, например « import my_project.packages.my_package::*; » где my_project и packages - имена директории , my_package - сам пакет. Но при компиляции выдается ошибка синтаксиса. После долгих поисков, пришел к мнению, что SystemVerilog не поддерживает импорт пакетов из других директории. Получается нужно использовать include, верно?
  3. Спасибо. На просторах интернета нашел блок преобразования MII to RMII, буду пробовать.
  4. Добрый день! Подскажите, кто нибудь реализовывал интерфейс МАС уровня RMII ? В готовом IP Core Gowin предлагает 4 интерфейса: RGMII, GMII, MII, GMII/MII. RMII является упрощенным интерфейсом MII, но совместимы ли они?
  5. Здравствуйте. Для погружения в тему разработки на ПЛИС нужен наставник для освоения данной темы. Понимание принципов разработки есть, но для лучшего изучения всех принципов нужна практика решений прикладных задач. На данный момент, хотелось бы освоить работу с периферией (написание интерфейсов передачи данных, прием, обработка этих данных), и с процессорное ядро (Microblaze либо NIOS) и готовыми IP блоками. Буду рад обратной связи на электронную почту [email protected]
  6. Добрый день! Необходим репетитор/наставник для глубокого изучения FPGA Xilinx, Altera. Язык Verilog. Контакты [email protected]
  7. Спасибо, можете подсказать как исключить подобное? DDS делал изначально, что бы проверить ЦАП. В любом случае спасибо за совет.
  8. Если подать на вход АЦП синус, то на выходе ЦАП хотелось бы увидеть синус сдвинутый по фазе (при реализации интегратора). Если реализовать на ПЛИС просто прием-передатчик в том плане что просто принял сигнал и выдал его, то на выходе с ЦАП получаем все тоже самое что и на входе АЦП. Как только внутри ПЛИС появляется схема с обратной связью то на выходе получаем пилу.
  9. Добрый день! Прошу помочь разобраться в следующем: есть схема, состоящая из АЦП - ПЛИС - ЦАП. При реализации интегратора как сумматора с накопление на выходе ЦАП получаю пилообразный сигнал, в том случае когда на вход АЦП ничего не подается. Ну а если подать на вход АЦП синус то выходной сигнал с ЦАП вообще не корректен. С БИХ фильтром такая же ситуация. Дело видимо в обратных связях в схеме интегратора и фильтра. Спасибо за помощь!
×
×
  • Создать...