Darky777

Присоеденяюсь к вопросу. Какая стоит задача? Что требуется видеть на выходе? Какая частота клока clk_1? Какова частота изменения data?

Ой, я не уточнял. Для синтеза мне не нужно. Спасибо всем за ответы

Что, даже дефайнами не наложить никак?

Приветствую! Вопрос к знатокам SV. Допустим есть структура отражающая карту регистров. Ширина каждого регистра кратна 32бит. typedef logic [32*3-1:0] reg3_t; typedef logic [32*2-1:0] reg2_t; typedef logic [32*2-1:0] reg1_t; typedef logic [32*1-1:0] reg0_t; typedef struct packed { reg3_t reg3; // 5 - позиция 32 разрядного reg3 reg2_t reg2; // 3 - позиция 32 разрядного reg2 reg1_t reg1; // 1 - позиция 32 разрядного reg1 reg0_t reg0; // 0 - позиция 32 разрядного reg0 } regs_t; parameter REGS_NUM = $bits(regs_t)/32; // = 8; В комментарии видно какое пословное смещение (одно слово = 32бит ) у каждого регистра. Какиеми средствами языка вытащить позицию регистра? например regs_t regs; parameter REG1_IND = get_ind_word_f ( regs.reg1 ); // = 1

Добавлю к теме, может помочь запустить старые версии менторовских продуктов. Последние версии Дэбиановских линуксов переименовывают имя интерфеса с eth0 на enp0s или подобные. Что это такое и с чем это связано я не знаю. Например менторовский Precision 2013 не мог прочитать нормально MAC сетевухи, поэтому жаловался на лиценцию. Как инструкцию можно взять, например, отсюда https://www.itzgeek.com/how-tos/linux/debian/change-default-network-name-ens33-to-old-eth0-on-debian-9.html.

Добрый день. Удалось ли кому-нибудь для ZynqMP достичь в этом успехов, в частности для R5?

Добрый день. Про R5 http://infocenter.arm.com/help/topic/com.arm.doc.ddi0460c/DDI0460C_cortexr5_trm.pdf Там точно были Аналогичный для A53 http://infocenter.arm.com/help/topic/com.arm.doc.ddi0500d/DDI0500D_cortex_a53_r0p2_trm.pdf Но сам тут не смотрел.

Пользуюсь Modelsim Altera Starter Edition с вивадо в линуксе. Работает, библиотеки собирает, симулирует (правда ооочень медленно). Есть некоторые танцы с бубном как при установке так и при запуске, но они вполне преодолимы.

0 по умолчанию 32-разрядный. поэтому можно '0 либо {WIDTH_CNT{1'b0}} либо 'd0

Для комбинационной логике при присваивании в always используется блокирующее присваивание (=). Для последовательной логики используется неблокирующее присваивание (<=). Задержку вы можете сделать какую захотите. Главное сообщить об этом при создании кастомной корки, чтобы PlatformDesigner реализовал контролер с этой задержкой

always @(*) begin if (reset_n == 0) readdata <= 0; else if (chipselect && clk_en && (address[2:0] == 3'd2)) readdata <= {24'd0 | SPI_TO_NIOS[7:0]}; else if (chipselect && clk_en && (address[2:0] == 3'd3)) readdata <= {31'd0 | SPI_FINISH}; else readdata <= 0; end у вас и * в списке чувствительности у always и неблокирующее присваивание! Так какую логику работу вы закладывали, на последовательную или комбинационную? Судя по диаграмме которую вы представили синтезатор сделал комбинационную. Что это значит в вашем случае? Означает что данные на readdata выставится в тот же такт, что и chipselect, то есть с задержкой равной 0 тактов. кстати говоря, почему вы утверждаете что на чтение он не реагирует, вот же, я его отчетливо вижу, прямо перед записью). Есть такой параметр в шине авалон-мм называемый readLatency. почитайте про него. При создании кастомной корки вы его сами задаете. Задавать его следует в соответствии в вашими характеристиками модуля, тогда PlatformDesigner учтет ваши пожелания. Успехов!

Забыл отписаться. Еще раз благодарю за помощь! Решил этот момент следующим образом. //... assign tmp_s = {buffer[8:4],tmp} >> (shift_size - 1); //... data_o <= tmp_s[5:0]; //...

Спасибо за ответ! Я попробую.. Мне когда-то сказали, что оператор логического сдвига не всегда корректно интерпретируется синтезатором, поэтому если необходимо польоваться сдвигом, я использую конструкцию data <= {data[$bits(data) - 2:0],1'b0}; что думаете об этом?

Приветствую! Многие кто пишет на SystemVerilog/Verilog знаком с оператором для динамического выбора нужных кусков вектора/переменной/массива_регистров. +: -: Больше часа ломал голову, как применить его в моем случае, может под вечер устал и не соображаю. Вот то, что мне нужен сделать (если бы стандарт верилога поддерживал такую запись для варьируемого индекса) data_o <= {buffer[4+shift_size-1:4],tmp[4:shift_size-1]}; Подскажите, пожалуйста, как описать такую конструкцию? ведь в ней варьируемая ширина вектора, а не фиксированная часть. Поддерживает ли верилог подобные штуки? Вот весь код. Сразу отвечаю, что пока не симулил, т.к. смысла нет (синтаксическая ошибка range must be bounded by constant expressions), и обычно планирую это делать следующим этапом, пока что я уперся в это. Если есть желающие, то прошу оставить обратную связь касательно кода. Буду рад любой аргументированной критике. Под Vivado 2018.2 module frame_aligner ( input clk_i , // Clock input arst_n , // Asynchronous reset active low input sync_i , input [3:0] data_i , output logic [5:0] data_o , output logic valid_o , // duty cycle = 2/3 output logic synced_o ); localparam SYNC_PATT = 12'b111111_000000; localparam SYNC_PATT_MR = ~SYNC_PATT; /*------------------------------------------------------------------------------ -- Functions ------------------------------------------------------------------------------*/ function automatic int unsigned clogb2_pure_f( input [31:0] value ); int unsigned i ; int unsigned temp ; begin temp = 32; for (i=31; i>0; i=i-1) begin if (2**i >= value) begin temp = i; end end return temp ; end endfunction function automatic logic [11:0] dynamic_shift_f ( input [11:0] data_i, input [clogb2_pure_f(12) - 1:0] ss); dynamic_shift_f = data_i; for (int i = 0; i < ss; i++) begin dynamic_shift_f = {dynamic_shift_f[0],dynamic_shift_f[11:1]}; end return dynamic_shift_f; endfunction /*------------------------------------------------------------------------------ -- Signals declaration ------------------------------------------------------------------------------*/ logic sync_ff,sync_fr,sync_cdc; typedef enum logic [1:0] { INIT, FIND_PATTERN, SYNC_MODE_SHIFT,SYNC_MODE_ZERO } fsm_t; fsm_t state, state_next; logic [ 1:0] cnt ; logic [11:0] buffer ; logic strb ; logic [11:0] shifted_data; logic [ 4:0] tmp ; logic match; logic [2:0] shift_size,shift_size_event; /*------------------------------------------------------------------------------ -- Clock Domain crossing ------------------------------------------------------------------------------*/ synchronize_ff #(.FF_CNT(3)) i_synchronize_ff (.clk_i(clk_i), .rstn_i(arst_n), .data_i(sync_i), .data_o(sync_cdc)); always_ff @(posedge clk_i or negedge arst_n) begin : proc_sync_ff if(~arst_n) begin sync_ff <= 0; end else begin sync_ff <= sync_cdc; end end assign sync_fr = !sync_ff && sync_cdc; /*------------------------------------------------------------------------------ -- Functional ------------------------------------------------------------------------------*/ always_ff @(posedge clk_i or negedge arst_n) begin : proc_cnt if(~arst_n) begin cnt <= 0; end else begin cnt <= cnt < 2 ? cnt + 1'b1 : '0; end end assign strb = cnt == 2; always_ff @(posedge clk_i or negedge arst_n) begin : proc_buffer if(~arst_n) begin buffer <= 0; end else begin buffer <= {data_i,buffer[7:4]}; end end always_ff @(posedge clk_i or negedge arst_n) begin : proc_shift_size if(~arst_n) begin shift_size <= 0; end else if ( strb ) begin if( state == FIND_PATTERN ) begin if( !match ) begin shift_size <= shift_size < 5 ? shift_size + 1'b1 : '0 ; end else begin shift_size <= shift_size < 5 ? shift_size + 1'b1 : '0 ; end end end end assign shift_size_event = ( shift_size != 0 ) ? ( 5 ) : ( shift_size - 1 ); always_ff @(posedge clk_i or negedge arst_n) begin : proc_shifted_data if(~arst_n) begin shifted_data <= 0; end else if (strb) begin shifted_data <= dynamic_shift_f(buffer,shift_size); end end assign match = ( shifted_data == SYNC_PATT ) || ( shifted_data == SYNC_PATT ); /*------------------------------------------------------------------------------ -- FSM ------------------------------------------------------------------------------*/ always_ff @(posedge clk_i or negedge arst_n) begin : proc_state if(~arst_n) begin state <= INIT; end else begin state <= state_next; end end always_comb begin : proc_state_next state_next = state; case (state) INIT : state_next = ( sync_fr ) ? ( FIND_PATTERN ): ( state ); FIND_PATTERN : state_next = ( match ) ? ((shift_size_event != 0 ) ? (SYNC_MODE_SHIFT) : (SYNC_MODE_ZERO)): ( state ) ; SYNC_MODE_SHIFT : state_next = state; SYNC_MODE_ZERO : state_next = state; default : state_next = INIT ; endcase end /*------------------------------------------------------------------------------ -- data to output ------------------------------------------------------------------------------*/ always_ff @(posedge clk_i or negedge arst_n) begin : proc_data_o if(~arst_n) begin data_o <= '0; valid_o <= 1'b0; tmp <= '0; end else begin case (state) SYNC_MODE_SHIFT : begin case (cnt) 1 : begin data_o <= {buffer[4+shift_size-1:4],tmp[4:shift_size-1]}; // ВОТ ТУТ! valid_o <= 1'b1; end 2 : begin data_o <= buffer[shift_size +:6]; tmp <= buffer[11:7]; valid_o <= 1'b1; end default : begin data_o <= data_o; valid_o <= 1'b0; end endcase end SYNC_MODE_ZERO : begin case (cnt) 1 : begin data_o <= buffer[7:2]; end 2 : begin data_o <= buffer[5:0]; end default : begin data_o <= data_o; valid_o <= 1'b0; end endcase end default : data_o <= data_o; endcase end end always_ff @(posedge clk_i or negedge arst_n) begin : proc_synced_o if(~arst_n) begin synced_o <= 1'b0; end else if ( match ) begin synced_o <= 1'b1; end end endmodule

Я бы с радостью скинул будь еслиб он у меня был... Никогда не приходилось писать тестбенч целостного проекта с работающим на нем nios, да и нужно ли это делать? Мастером может быть кто угодно, в тестбенче это Avalon-MM BFM (bus functional model) cсылку я давал. С помощью него вы можете составить сценарий работы с вашим модулем вместе с остальными. Пример проекта там, кстати, есть. К тому же интуиция мне подсказывает, что запуск симуляции с ниосом будет проблематичнее, и сама процесс симуляции будет долгим.