Перейти к содержанию
    

quato_a

Свой
  • Постов

    332
  • Зарегистрирован

  • Посещение

Репутация

3 Обычный

Информация о quato_a

  • Звание
    Местный
    Местный
  • День рождения 22.11.1988

Контакты

  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

6 683 просмотра профиля
  1. Эм, а причём тут hdmi? В нем клок пиксельный передается и спокойно на приемной стороне через pll синтезируется 5х клок, синхронный с данными, по корому можно захватить и десериализировать данные. Хороший пример на github - dvi2rgb В vga иначе, там в разъёме нет клоковой линии и мне пока не ясно как происходит синхра. Может создаётся клок в 2 раза больший, по нему защелкивается пиксель по 2 раза, принимается решение. А подсигхронищация pll происходит по hsync/vsync (мысли вслух)
  2. Имхо. Его нужно принимать через отдельный ацп. Интересно как тут решается вопрос синхронизации, клоки передатчика и приёмника будут отличаются по фазе и частоте. Да же если в идеальном мире клоки будут одинаковые по частоте, то смещение фазы может привести к некорректному защелкиванию (на переходе между пикселями).
  3. А видеосигнал идёт без сопровождаемой пиксельной частоты?
  4. не понял, так PLL цинка походит? хм, вроде в clockwizard (PLL, MMCM) достаточно большая гибкость по умножителю/делителю, в моих задачах всегда удавалось сделать нужный клок, например из 200 -> для fullHD 148.5 МГц сейчас не у вивадо, но уверен, что ровные 27 МГц можно сделать спокойно
  5. какой номинал клока не получается сформировать?
  6. а на ЦАП сэмплы какие-нибудь шлете? синус например? сэмплы с АЦП идут?
  7. предлагаю написать статью, в которой расписать принцип работы вашего блока, оценить точность и выложить тут https://fpga-systems.ru/publ/ там уже выгладывали подобные статьи, например https://fpga-systems.ru/publ/raznoe/poznavatelnoe/vychislenie_dvoichnogo_logarifma_iteracionnym_metodom_na_plis/16-1-0-138 https://fpga-systems.ru/publ/raznoe/poznavatelnoe/potochnoe_vychislenie_dvoichnogo_logarifma/16-1-0-144 https://fpga-systems.ru/publ/xilinx/ide/primenenie_system_generator_dlja_modelirovanija_hdl_blokov_na_primere_sistemy_avtomaticheskoj_regulirovki_usilenija/35-1-0-133
  8. это типа аналог Artix 200? если да, то мне кажется разумнее использовать K325 fudan или bmti, на них заявляют, что не нужно будет столько париться со сборкой
  9. про калибровку LVDS-тракта тут - https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz/interface_timing_validation программа от AD (HDL + SDK) заводит трансивер и HDL часть в калибровочный режим RX - трансивер начинает слать известную последовательность, а HDL часть принимает и калибрует IDELAYE2 TX - HDL начинает слать извествую последовательность, трансивер принимает и с него считывается через SPI результат приема, на основе которого настраивается либо ODELAYE2 (есть только на HP банках 7-Series Xilinx), либо задержки в самом трансивере - точно не помню Иготом - это происходит автоматически при вкл питания и трогать это не желательно мы тоже делали свои платы и калибровка всегда успешно проходила кстати, HDL - https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz/reference_hdl
  10. мы в первый раз, когда знакомились с этим трансивером, заводили его на ZedBoard и AD-FMCOMM2, пользовались этими инструкциями https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz нужно собирать проект под Vivado + SDK по инструкциям и исходникам от AD, инструкцию не могу найти под SDK часть тут - https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz/software/no-os-setup там не только команды по SPI, но и калибровка задержек TX/RX трактов между ПЛИС и трансивером
  11. https://github.com/analogdevicesinc/hdl/tree/master/library/axi_ad9361 на китайцев лучше не смотреть, смотрите wiki AD, там инструкции по сборки и ссылки на исходники под HDL и no-OC код конфигурации через Zynq или MicroBlaze
  12. Так PCIe завелся? У нас своя отладочная плата с FMC-разъемом, DDR3, GbE, VGA, PCIe 4х стандартным слотом на подходе через n дней. Лицензию только сегодня получили.
  13. ug586_7Series_MIS стр.192 не важно как ставить мк/сх памяти (старшими или младшими), главное корректно подключить к ПЛИС и перепроверить в MIG ip-ядре распиновку рекомендуется вести шину адрес команд пролетом fly-by через 2 мк/сх, а не T-образно еще обратите внимание, что в зависимости от скорости (а это Artix-7, а значит максимум DDR3-800) должно быть другое волновое сопротивление
  14. какая ПЛИС? если Xilinx, то у них подробно описано как выравнивать и кстати, если скорость менее 1066 МТ/s, то терминаторы ставить не нужно
×
×
  • Создать...