Перейти к содержанию
    

MAXHAX

Участник
  • Постов

    9
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный
  1. Добрый день. Имеется такой вопрос: У нас на входе блока имеется: 1) внешняя сеть звезда ~380 В 50 Гц; 2) внешняя сеть треугольник ~220 В 50 Гц; Выбор входа внешней сети должен осуществляться вручную. Затем напряжение поступает на трансформатор, который обеспечивает гальваническую развязку и преобразование подключения звездой ~380 В 50 Гц в треугольник ~220 В 50 Гц. И вот основной вопрос, как правильно сделать подключение к переключателю, если нам необходимо учитывать нейтраль со звезды для трансформатора. Есть такой начальный вариант, но тут нет нейтрали, и вот я не могу понять, как правильно её реализовать.
  2. от всех вопросов голова сейчас взорвется))
  3. ок, а как сделать синхронный load
  4. мне надо, чтобы перед 3-им time bar было пол такта в нуле что-то я вообще не могу придумать как это сделать, вообще под конец дня голова не варит
  5. теперь здесь идет не по clk, а по load идет, на скрине видно что по первому и 3-ему time bar они идут неверно Насколько я понимаю, чтобы ачать разрешать сдвигать, сперва должна произойти загрузка, значит load в большем приоритете?
  6. Shift - это тот же enable, просто разрешающий сигнал Load - использую как сигнал загрузки В квартусовском симуляторе могу выбрать только timing и functional
  7. Всем день добрый. Необходима некоторая помощь с регистром, т.к. я уже не могу найти где моя ошибка. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity shift is Port ( clk : in STD_LOGIC; reset: in STD_LOGIC; load : in STD_LOGIC; shift: in STD_LOGIC; D : in STD_LOGIC_VECTOR (7 downto 0); Q : out STD_LOGIC); end shift; architecture Behavioral of shift is signal sr: std_logic_vector(7 downto 0) := (others=>'0'); begin process (clk,load,D,) begin if (load = '1') then sr <= D; elsif (clk'event and clk = '1') then if (shift = '1') then sr <= sr(0) & sr(7 downto 1); end if; end if; end process; Q <= sr(0); end Behavioral; В общем проблема состоит в том, что на выходе выводит неверный сигнал. На скрине я выделил лишнее, т.е. он заканчивает этот сигнал по спаду, хотя должен по фронту по сути идти Да и второй сигнал тоже смещен на 1 такт по clk
  8. Безусловно спасибо, код отличный, немного с избытком, но вы и предупреждали об этом. Только у меня возникла небольшая проблема с моделированием данного кода, а именно с редактированием test bench-а Просто если его не редактировать, то не создаются никакие сигналы, что на входе, что на выходе.
  9. Всем привет. Прошу помощи с заданием по VHDL в Quartus 1. Есть clk и задается сигнал, по сигналу надо выделить момент фронта и спада сигнала, а затем на основе этих 2-х тактов построить сигнал 2. Опять же есть clk и нужно сделать счетчик тактов, а по окончанию работы счетчика выдать 1 такт прикрепляю картинку с заданием, ибо из меня тот еще рассказчик
×
×
  • Создать...