Flip-fl0p 4 10 августа, 2017 Опубликовано 10 августа, 2017 (изменено) · Жалоба при симуляции ошибка: "Fatal: (vsim-3807) Types do not match between component and entity for port "input"." Что не так? Забыл добавить, если вы создали тело testbench'a средствами quartus, то входные/выходные порты объявленные, как тип INTEGER в testbench'е объявляются как STD_LOGIC_VECTOR. Соответственно, когда Вы запускаете моделирование через Quartus то у вас автоматически появляется ошибка, т.к тип порта вашего модуля для тестирования не соответствует порту в testbench'е, и как следствие ошибка. Изменено 10 августа, 2017 пользователем Flip-fl0p Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться