реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Xilinx ISim + IP core (DDS) как моделировать, Моделирует IP-блок, но на выходе 0
Блондин
сообщение Apr 22 2016, 14:16
Сообщение #1





Группа: Участник
Сообщений: 11
Регистрация: 13-09-15
Пользователь №: 88 386



Доброе времени суток!
Простейший проект - DDS ip-core в Xilinx ISE 14.7 (Webpack!), выход DDS далее на ЦАП, приаттаченный к плате Nexus 3 (Spartan 6).
Top level - schematic.
DDS генерит, в железе все нормально, на осциллографе на выходе ЦАП - синус, все как надо.

Но как промоделировать проект в ISim? Testbench создаю, клок для DDS генерится, но на выходной шине DDS 0.

Отдельно генерил тестбенч для ДДС (не для всего проекта), результат такой же.

Возможно, проблема в прослойке между монитором и стулом, но тогда подскажите, что почитать/куда копать?

Заранее спасибо!







Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Apr 25 2016, 05:55
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 974
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



В тестбенче директиву таймскэйл не видно
Код
`timescale 1ns / 1ps
. И приведите описание портов в HDL Functional Model для модуля DDS_sine - может создали его с дополнительными портами сброса или разрешения, а на верхний уровень их не вытянули, хотя в этом случае на выходе не ноль должен быть, а x.
Go to the top of the page
 
+Quote Post
Блондин
сообщение Apr 28 2016, 15:07
Сообщение #3





Группа: Участник
Сообщений: 11
Регистрация: 13-09-15
Пользователь №: 88 386



да, спасибо, проблема решена.
Timescale изменил на 1us/1ns - тактовая DDS 100 МГц, выходная 1,5 кГц.
Go to the top of the page
 
+Quote Post
hwd
сообщение Feb 6 2017, 18:02
Сообщение #4





Группа: Участник
Сообщений: 5
Регистрация: 31-01-17
Пользователь №: 95 236



такая же проблема, но описание на VHDL/
все тестовые сигнала вроде присутствуют, вижу изменение состояния выхода, но оно почему то однократное , может кто подскажет в каком направлении копать.
Если проблема в вышеописанном timescale, то как вставить код в VHDL описание!?
Заранее спасибо.


test.jpg
Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
hwd
сообщение Feb 10 2017, 12:40
Сообщение #5





Группа: Участник
Сообщений: 5
Регистрация: 31-01-17
Пользователь №: 95 236



Уважаемое сообщество!
Прошу оказать морально-техническую поддержку.
Намедни решил попрактиковаться с FGPA Xilinx S6.
Решил сделать управляемый синтезатор. Казалось бы, задача тривиальная, бери IP ядро и готово. Сделал быстренько проект самый простой. Фиксированная выходная частота. Проверил в симуляторе, работает. Подцепил user constraints файл, назначил выводы, казалось бы все. Однако не работает.
я уже исчерпал все идеи. если бы микросхема была не рабочей, то я не видел бы на экране осциллоскопа меандр , но он есть, а отсчетов DDS нету.
Прошу помочь кто чем может. Текст проекта прикладываю..
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.STD_LOGIC_ARITH.all;
use IEEE.NUMERIC_STD.all;
Library XilinxCoreLib;
library UNISIM;
use UNISIM.VComponents.all;



entity top_level is
port
(
clock : in std_logic;
DDS_out_data : out std_logic_vector (11 downto 0)
);
end top_level;

architecture Behavioral of top_level is


component DDS_CORE
port(
clk : in std_logic;
sine: out std_logic_vector (11 downto 0)
);
end component;

attribute syn_black_box : boolean;
attribute syn_black_box of DDS_CORE: component is true;

begin
MY_DDS : DDS_Core
port map (
clk =>clock,
sine => DDS_out_data);
end Behavioral;
Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Feb 10 2017, 13:02
Сообщение #6


Знающий
****

Группа: Свой
Сообщений: 974
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(hwd @ Feb 10 2017, 15:40) *
Прошу помочь кто чем может. Текст проекта прикладываю..

Я бы для начала сделал две вещи:
1. Убедился, что синтезатор ничего не оптимизировал и не выкинул логику. Достаточно посмотреть отчет или rtl viewer.
1. Вывел на chipscope соответствующие сигналы и убедился, что тактовая частота доходит до Вашего модуля.
Go to the top of the page
 
+Quote Post
hwd
сообщение Feb 12 2017, 08:14
Сообщение #7





Группа: Участник
Сообщений: 5
Регистрация: 31-01-17
Пользователь №: 95 236



Роман, спасибо за отклик. Буду пробовать!
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 26th June 2017 - 22:35
Рейтинг@Mail.ru


Страница сгенерированна за 0.01439 секунд с 7
ELECTRONIX ©2004-2016