[AnatolySh 0]

Доброго всем!

Есть статья FPGA Verification with Assertions: Why Bother?, также добавленная к этому сообщению.

В статье описывается введение в ABV на примере Modelsim.

Всё красиво и понятно ... до тех пор, пока не приходит время скомпилировать библиотеку на стр. 6 документа:

 if [file exists accellera_ovl_log] {
udel -lib accelleraoululog -all
}
vlib accellera_ovl_log
vlog -work accellera_ovl_log -f ./src/comp_ovl_log.lst

Библиотеку я взял на OVL Version 2.8.1, но где взять ./src/comp_ovl_vlog.lst - ума не приложу.

Просьба подсказать: я, вообще, то делаю?

FPGA_Verification_with_Assertions_Why_Bother.pdf

[AnatolySh 0]

Просьба подсказать: я, вообще, то делаю?

Сам и отвечу: делал всё то, надо было просто почитать интернет и подумать.

Итог:

 

[_Ivan_ 0]

а зачем OVL когда есть system verilog assertions?

Последнее свежее и гибче ИМХО

[AnatolySh 0]

а зачем OVL когда есть system verilog assertions?

Последнее свежее и гибче ИМХО

Ну надо же с чего-то начинать?