Перейти к содержанию
    

Faland

Новичок
  • Постов

    4
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Faland

  • День рождения 05.07.1983

Контакты

  • Сайт
    Array

Информация

  • Город
    Array
  1. Позвольте вдогонку задать еще вопросик по SVA: Как я понимаю, proprty возвращает в результате либо true, либо false. Что означает, если оно вообще ничего не возвращает? Вот такой пример: sequence s_eim_adv_b_ral; first_match ( ##[SOME_MIN_DELAY:SOME_MAX_DELAY] (eim_ext_adv_b==0)&&(trans_end==1) ##1 (eim_ext_adv_b==1)&&(trans_end==0)); endsequence property p_result; @(aclk) s_eim_adv_b_ral; endproperty property p_asrt_async_read; @(aclk) start_condition |-> p_result; endproperty start_condition успешно выполняется, sequence начинает отслеживаться (т.е. на дампах появляется active), состояние active держится SOME_MAX_DELAY+1 тактов, а затем тупо переходит в inactive - нет ни finished, ни failed. Никакие внешние условия не влияют. Используется Cadence NCVerilog 6.11-v152. Кто нибудь встречался с подобными проблемами?
  2. Есть Cadence AXI eVC и uVC SystemVerilog интерфейс к нему, нужно описание uVC SystemVerilog интерфейса, в частности интересуют классы команд для драйвера и евентов для монитора. Никто не сталкивался?
  3. Собственно, subj. Где-то на форуме видел высказывание, мол в Denali MMAV есть нормальное описание, однако на многие вопросы там ответов нет... Проблема вот в чем: Есть тестбенч на SystemVerilog и набор моделей памяти Denali. Хотелось бы для создания экземпляров памятей использовать не обычные Verilog-модули, а SystemVerilog-овские классы (чтобы создавать экземпляры памятей в run-time). Непонятен механизм привязывания SOMA-фалов к Verilog-wrapper-ам, загадочные нигде не документируемые таски $flash_access/$sdram_access и т.п. Нет ли у кого-нибудь какой-нибудь документации по работе с Denali Memory Models, был бы очень признателен! Может ссылочки какие... Заранее спасибо.
×
×
  • Создать...