реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Vivado 2018.1
toshas
сообщение Apr 10 2018, 04:40
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 365
Регистрация: 14-02-06
Пользователь №: 14 339



Встречаем:
https://www.xilinx.com/support/documentatio...all-license.pdf
Go to the top of the page
 
+Quote Post
Doka
сообщение Apr 17 2018, 13:00
Сообщение #2


Electrical Engineer
******

Группа: СуперМодераторы
Сообщений: 2 119
Регистрация: 4-10-04
Пользователь №: 778



глянул whats new,
не густо, из новых кристаллов:
* UltraScale+ HBM
* UltraScale+ RFSоС
* Spartan-7

много фишечек касаемо Model Composer и HLS

Vivado Simulator
• Improve your verification time by visualizing the call stack, the stack frame and scoped variables with three new windows available in Vivado Simulator.

RTL Synthesis
• User encoded states will now persist even if there are DONT_TOUCH or MARK_DEBUG attributes present.
• Reduce DSP utilization in MACs by applying attributes in the RTL or constraints in the XDC file by using the new DSP folding feature.
• Automatically infer Read-Write Address collision glue logic by applying attributes to BRAMs.

- ниочём

...Где-то смогли улучшить Fmax на 4..5%



Из интересного:

* For faster design closure, direct opt_design to target specific timing failures and netlist
complexity.
* If you do not require repeatable results, you can use the route_design -ultrathreads option to speed up the router. Runtime savings are dependent on design and device size.
* Support for Xilinx Virtual Cable (XVC) communication used for remote debugging
* Multiple/Separate Debug Networks - allows users to create physically separate debug networks






--------------------
Блог iDoka.ru
CV linkedin.com/in/iDoka
Sources github.com/iDoka


Never stop thinking...........................
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Apr 17 2018, 14:19
Сообщение #3


Профессионал
*****

Группа: Свой
Сообщений: 1 016
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(Doka @ Apr 17 2018, 16:00) *
...
Из интересного:
* For faster design closure, direct opt_design to target specific timing failures and netlist
complexity.
* If you do not require repeatable results, you can use the route_design -ultrathreads option to speed up the router. Runtime savings are dependent on design and device size.
Интересно - надо будет посмотреть что это такое

Цитата(Doka @ Apr 17 2018, 16:00) *
* Support for Xilinx Virtual Cable (XVC) communication used for remote debugging
...
Так это вроде и в 17.4 работает - как раз вот дебажу железку в паре тысяч км от меня через XVC и PCIe->AXI_BSCAN.

Успехов! Rob.

Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Apr 18 2018, 07:53
Сообщение #4


Профессионал
*****

Группа: Свой
Сообщений: 1 016
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Увы в бочке красивого меда традиционно оказалась ложка (ой ли?) неприятного вещества темного цвета. crying.gif
При upgrade JESD корки в версии 18.1 перестал работать JESD PHY - нет захвата QPLL, не проходит ресет PHY.

Придется разбиратся

Удачи! Rob.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th April 2018 - 14:20
Рейтинг@Mail.ru


Страница сгенерированна за 0.00996 секунд с 7
ELECTRONIX ©2004-2016