Перейти к содержанию
    

Waldemarius

Участник
  • Постов

    65
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Waldemarius

  • Звание
    Участник
    Участник
  1. Давайте не заниматься оффтопом. Я поставил конкретно вопрос и хотел бы получить ответ! Не можете помочь-то лучше промолчите! :bb-offtopic:
  2. Вот пожалуйста ссылка для генерации End-point Example RapidIO design для ML505: http://www.xilinx.com/support/answers/29159.htm Я думаю для ML507 аналогично можно создать проект, даже если автоматом ucf правильный не создастся, то вручную можно подогнать под нужные светодиоды, кнопки и т.д. Для полной адаптации и исправления ошибок читать здесь: http://forums.xilinx.com/xlnx/board/messag...;thread.id=3439 Здесь говорится, что с помощью ChipScope проверил работоспособность: http://forums.xilinx.com/xlnx/board/messag...p;thread.id=948 Не думаю, что никто не использовал ML505/506/507. Но к сожалению на форуме пока мало кто рассказывал о RapidIO проектах, или мало кто пробовал или жадничает.
  3. Меня интересует или кто то использовал ChipScope для проверки RapidIO на тестовой плате ML505? Если не использовали навряд ли подскажите что-то. Я хочу проверить тестовый проект от Xilinx, понять как он работает. Наєимая на различные кнопки на плате происходит та или иная транзакция. Вот єти транзакции я хочу увидеть с помощью ChipScope. Если кто-то это проверял-поделитесь опытом.
  4. Посмотрите на http://www.digikey.com/, там можна найти и CCD и CMOS сенсоры, к ним также идет описалово (datasheet), с этого сайта можно заказать. Вы сначала подберите нужный сенсор, почитайте datasheet и определитесь с выбором.
  5. Здравствуйте уважаемые форумчане! На этапе ознакомления с ядром Serial RapidIO v5.1 для Xilinx Virtex5 кажется смог успешно адаптировать end-point example design для отладочной платы ML505 и прошил ее, все светодиоды горят как надо, что говорит о успехе прошивки. Но, чтобы убедится в полной работоспособности, увидеть как происходят транзакции, если они вообще происходят попробовал воспользоваться ChipScope Pro. Но пока безуспешно. До того пробовал загружать в ML505 небольшой проектик и с помощью ChipScope проверил работоспособность-вышло. С RapidIO пока не получается. Мне кажется, что я в настройках ChipScope где-то ошибаюсь, может не те сигналы добавляю во вкладке TRIGGER PORTS AND NET CONNECTIONS?! Может кто-то пробовал использовать ChipScope Pro для диагностики работоспособности Serial RapidIO v5.1 для Xilinx Virtex5 в отладочной платы ML505. Или для другой платы. Любая помощь и информация будет полезна. Надеюсь на вашу помощь!!! Жду ответов.
  6. А где скачивали проектики со стороны DSP не подскажите??? :rolleyes:
  7. Подскажите где можно найти примеры VHDL-проектов реализации интерфейса RapidIO на базе Xilinx Virtex-5. Кроме end-point example-design от Xilinx в сети ничего пока не встречал! Примеры реализации RapidIO в DSP (TMS) также будет интересно посмотреть. Любая информация будет полезна по данной проблематики. Заранее благодарен!
  8. Может оффтоп. А схемку USB-программатора для Xilinx никто не встречал? Ссылочкой не поделитесь?
  9. Ngc не вставляю в проект. Пример тоже. Я ж писал, что выделил только wrapper.vhd, это как раз и есть сборка 3-х уровней данного интерфейса. Все таки меня интересуют реальные результаты, которые кто-то получил используя RapidIO!
  10. Уже не первый день ковыряюсь с ядром Serial RapidIO для Xilinx Virtex5. Возникло несколько вопросов, может посоветуите что-нибудь. Когда генерю Serial RapidIO с помощью Сore Generator могу выбрать сгенерить Endpoint Example. Так вот вопрос если я пример генерить не буду а только Serial RapidIO Physical Layer, Logical and Transport Layer, смогу я без Endpoint Example использовать ядро? Дело в том, что в результате я получаю .xco и .ngc файлы добавляю их в проект в ISE 10.1 и никаких .vhd или схематических файлов сгенерировать не могу!!! Когда генерю пример есть там куча .vhd файлов. Как понял ndpoint Example структурно состоит из пользовательского блока и Wrapper, куда входит 3 уровня интерфейса и буффер. Я решил вытаращить оттуда Wrapper.vhd, а потом создать свой юзеровский проект. Создал проект, добавил все файлы, которые относятся к Wrapper, даже получилось создать схематический элемент, но ISE ругается на стадии имплементации, с .ucf проблемы, пока разбираюсь. Вопрос к аудитории следующий: вообще у кого-то есть или были реальные результаты использования этого ядра? Что можете посоветовать для успешной реализации этого интерфейса? Только большая просьба отвечать людям, которые действительно работали с Serial RapidIO и получили результаты. Может дадите рекомендации по реализации интерфейса RapidIO между двумя FPGA или FPGA и DSP. Заранее благодарен за помощь!!!
  11. Доку я читал внимательно, но к сожалению не получается добавить .ngc файл. Пишет вот такую ошибку: NGC/NGO file cannot be added when Top-Level Source Type property is not NGC/NGO. Подскажите как устранить эту проблему. Спасибо
  12. Пожалуйста, вот сообщение об ошибке: ERROR:NgdBuild:604 - logical block 'user_top_i/initiator_user_inst/ireq_generator_inst/logio_ireq_fifo' with type 'fifo_16x190_vhd' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name. Symbol 'fifo_16x190_vhd' is not supported in target 'virtex5'. Хотел прикрепить весь заархивированный проект, но размер больше 5 Мб, а на форуме можно только 1,95 Мб. Скажите почту я вам вышлю.
  13. Здравствуйте уважаемые форумчане. В данный момент разбираюсь с интерфейсом RapidIO для Xilinx Virtex5. C помощью Core Generator сгенерировал ядро RapidIO, вместе с ядром генерируется тестовый проект для ISE. Потом этот проект открыл с помощью ISE 10.1 и не могу пройти Implement design. Ругается на файл fifo_16x190_vhd.vhd. Может у кого-то была подобная причина? Или вообще кто-то пользовался этим ядром? Буду рад любой помощи!
  14. Посмотрите www.plis.ru, там есть немного на русском о ПЛИС фирмы Xilinx.
  15. На счет защиты данных в Xilinx, будут полезны следующие ссылки: http://www.xilinx.com/support/documentatio...uides/ug191.pdf (Virtex-5 Configuration User Guide) see the "Bitstream Encryption" section http://www.xilinx.com/publications/xcellon...4security52.pdf (Lock Your Designs with the Virtex-4 Security Solution) Useful for battery concerns (though the encryption algorithm is different): http://www.xilinx.com/support/documentatio...tes/xapp766.pdf (Using High Security Features in Virtex-II Series FPGAs) For a general overview (the approached are different per product family), you may find this useful: http://www.xilinx.com/products/design_resources/security/ (Design Security Solutions)
×
×
  • Создать...