Перейти к содержанию
    

bklv

Свой
  • Постов

    13
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о bklv

  • День рождения 18.11.1975

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. Залил в закрома :) tsmc0.13: tcb013ghp_200a tcb013ghplvt_200a (/EDA/TSMC/tsmc0.13) tsmc0.18: v2003q1v1 v2004q1v1 v2004q3v1 (/EDA/TSMC/tsmc0.18) PS: Было бы хорошо переписать это в PUB, пока не убежало
  2. Как я понимаю вас интересуют tcb013ghp_200a и tcb013ghplvt_200a Какие конкретно .gz файлы интересуют? Или все? но тогда, скорее всего, не все сразу ... смогу залить только завтра вечером
  3. Судя по всему, этой задачей буду заниматься только я один, максимум вдвоем с коллегой, но не более. Мне было бы спокойнее сделать фронт энд на сколько хватит моих знаний и передать в сервис центр на доработку (или оценку работоспособности) (Раньше я никогда не занимался top-level, максимум фрагменты верхнего уровня) Поэтому возникает вопрос, ВОЗМОЖНО ЛИ ОБОЙТИСЬ БЕЗ ЛИЦЕНЗИЙ? Кто может потребовать предъявить их наличие? Так или иначе, я буду взаимодействовать с: 1) Дизайн центром (напрямую) 2) ФАБой (ориентировочно TSMC) (косвенно, через дизайн центр) Формально, для реализации фронт-энда нужны лицензии: 1) Симулятора (ModelSim или NCSim) 2) Design Compiler(Какие опции нужны по минимуму? DC Expert?) 3) Prime Time (можно ли без него?) Реально мне нужно 1) Раздобыть Design Kit TSMC 65nm LP (как минимум slow.lib для Synopsys, но хотелось бы и Пады) 2) Заключить договор с Дизайн центром на: Бэк-энд, создание тестовых векторов, проверку чипа (то, что делают на стенде) 3) Сильно надеюсь, что договор на производство чипов на ФАБе, тестирование, корпусирование и т.д. может заключить дизайн центр (за небольшую плату), таким образом исключить дополнительные проблемы Подскажите, пожалуйста, можно ли этого добиться БЕЗ НАЛИЧИЯ ЛИЦЕНЗИЙ? Есть ли у кого такой опыт? А если придется покупать лицензии, подскажите, что надо по МИНИМУМУ (все равно, ведь работать буду на Soft из закромов)? Возможно, с моей стороны еще слишком рано спрашивать, какие маршруты бывают... Подскажите, в общих чертах, что сюда может входить, какие ключевые слова (постараюсь по этим словам в инете что-нибудь найти) Как я понимаю, туда входят 1) Весь back-end 2) DFT (как посоветуете, предоставить вставку скан-цепочек дизайн центру? Этим никогда не занимался, но читать умею :)... или самому вставить? если буду делать сам, не потребуют ли с меня лицензию DFT Compiler?) 3) Генерация тестовых векторов (Никогда не пользовался TetraMAX ATPG. Стоит ли это сделать самому или поручить дизайн центру?) 4) Кто обычно осуществляет STA post-layout? Правильно я понимаю, что это может осуществить только разработчик проекта, поскольку только он знает является ли данный violation ошибкой или нет? 5) Подскажите, для больших проектов проводят gate-level post-layout SDF моделирование или обходятся только STA с использованием PT? 6)... подскажите, что еще может входить в маршрут Требуется ли присутствие кого-либо из разработчиков проекта в Дизайн центре для оперативных ответов на возникающие вопросы? (т.е. требуется ли ехать в командировку?) А как хотелось бы надеяться... Уважаемые Эксперты, Большое Вам Спасибо Мало-помалу начинает обрисовываться последовательность действий, следуя которой можно изготовить чип :)
  4. Возможно, мы друг друга не поняли... В своем первом сообщении я писал, что логический и физический дизайны будут заказываться надежной сторонней фирме, (а далее я забыл дописать) у которой есть успешный опыт работы по технологии 65nm или более тонкой. Подобная компания в любом случае использовала (или даже разрабатывала) различные IP (PLL, RAM), и в этом случае время уйдет только на покупку соответствующих IP у нее или ее партнеров. Разработка собственной библиотеки - это перебор. Подскажите, что вы подразумеваете под "мериловкой", что надо будет измерять? Со сроками 12-16 месяцев согласен В качестве примера опишу сроки работы в одной из забугорных компаний 1) Длительность этапа написания RTL, создания тестов и моделирования зависит от сложности разработки, количества новых модулей в создаваемом чипе (подразумевается, что чип далеко не первый). Объединю этот этап с написанием скриптов синтеза. Это занимает от 4-х месяцев и больше 2) За 1,5-2 месяца до заморозки RTL начинается предварительное размещение модулей. После заморозки RTL требуется 1,5-2 месяца на окончательную разводку и подготовку к Tapeout 3) Через 3-6 недель приходила первая партия чипов с производства 4) Запуск чипа и подготовка фиксов осуществлялись в течение месяца, и происходил выпуск второго Tapeout 5) В это же время чипы настраивались и проверялись на тестовых платах и готовились к демонстрации на выставках. Это иллюстрирует, как все может быть в случае работы над проектом слаженной группы профессионалов Но в данном случае все будет медленнее (А на детальную оптимизацию проекта уйдет точно не один месяц и не два, и это до передачи проекта фирме) Подскажите, что такое "марахайки" и "АИК", как это пишется? Надеюсь, что компания, которая будет производить дизайн имеет соответствующее оборудование и вместо того чтобы его покупать можно будет сделать необходимые измерения за определенную плату у них или, что еще лучше, заказать этой фирме (правда я не совсем понимаю какие измерения потребуются) Потому и хочется, чтобы фирма была надежная, чтобы не потребовался "редизайн с подготовкой" Надеюсь, что максимум, что может потребоваться это изменение шаблонов металлизации без логического редизайна, иначе чипы начнут становиться золотыми (правда они и так получатся очень недешевыми) Спасибо, это уже напоминает план :)
  5. Все очень просто, это не реальный, а только оценочный дизайн, только для того, чтобы оценить предположительную максимальную стоимость. Проект находится на самой начальной стадии, RTL написан под FPGA и не оптимизирован под ASIC. Блоки памяти присутствуют, но они заданы неявно. FPGA синтезатор их автоматически выделяет из RTL, а для ASIC это надо делать вручную. В текущей (неоптимизированной) реализации имеется несколько небольших блоков памяти и они реализованы на регистрах (поскольку они маленькие, то не дадут значительной экономии площади в ASIC) Спасибо за Вашу оценку, правильно я понимаю, что оценка включает логический дизайн, физический дизайн и производство? (т.е. то, что происходит после получения чипа, не включалось) Как я понимаю, на изготовление пластин уходит в пределах 6-7 недель (по данным MOSIS, но с оговоркой, для 0.13) + корпусирование и тестирование (по моим предположениям) не более 1 месяца Итого производство первых образцов - 3 месяца Если предусматривать 2 Tapeout, то дополнительно 2 месяца (изменение масок металлизации) Я сомневаюсь, что солидная компания будет производить физический дизайн более 6 месяцев (с учетом моделирования и проверки возможных violations) + 1 месяц на ECO для второго Tapeout Итого: физический дизайн и производство - 1 год (и это с очень хорошим запасом) Правильно я понимаю, что на логический дизайн вы зарезервировали 2-3 года? Или я ошибся в расчетах? Правильно я понимаю, что ваша оценка сделана для партии 20000 чипов и включает как NRE, так и стоимость серийного производства? NRE будет состоять из а) стоимости логического дизайна б) стоимости физического дизайна в) стоимости IP (PLL) г) стоимости лицензий на ПО (будет включаться в стоимость логического и физического дизайнов) д) стоимости изготовления масок Стоимость серийного производства будет определяться а) стоимостью изготовления пластины б) стоимость тестирования и корпусирования Если обобщить написанное ранее другими участниками обсуждений Для оценок плюс-минус километр этих данных будет достаточно На 300 мм пластине поместится около 500 чипов площадью 110мм2 Стоимость 1 чипа = 5000$/500=10$ Стоимость тестирования 1 чипа (тест-хаус стоит примерно 20 000$ за час, минимум 0.5 секунды на кристалл) = 2,5$ Стоимость корпусирования 1 чипа (1 цент за вывод. 64 вывода)=64*0,01=0,64 Стоимость тестирования 1 чипа в корпусе (минимум 1 сек. на кристалл) = 5$ Будем считать, что стоимость тестирования и корпусирования для чипов по технологии 65nm в 1,5 раз дороже, чем для 0,13 Пусть процент выхода годных = 50% на этапе проверки чипа на пластине и 95% на этапе проверки чипа в корпусе (подскажите, правдоподобны ли числа?) Итого, стоимость чипа=(10+2,5*1,5)*2+(0,64+5)*1,5*1,05=36,383$ Стоимость 20000 чипов = 20000*36,383=727660$ (800K$) Изготовление масок потребует около 1M$ Во сколько выльется изготовление масок металлизации для второго Tapeout - не знаю, но поскольку говорят, что они значительно дешевле изготовления полного набора масок, пусть они будут стоить 200K$ Итого производство 20000 чипов = 1M$ + 800K$ + 200K$ = 2M$ Правдоподобны ли расчеты? Zzzzzzzz, Вы исходили из подобных оценок? Правильно ли я понимаю, что на логический и физический дизайн вы резервировали (3-8)M$ Более точного, чем 3-4 года и 5-10 миллионов? Даже в этой теме приводятся подробные ответы starley, masics, -=Sergei=-, yes, oratie, подробно описывающие разные стороны этой задачи ...так с миру по нитке... и обрисуется общая картина Понимаете, я стараюсь быть реалистом, хотя пока у меня нет ясного представления всей задачи, но предлагаемые Вами 500$ за один чип - это явный перебор В любом случае, спасибо за оценку времени и финансов PS: Дорогу осилит идущий :) Спасибо за совет Я читал Вашу тему про "толстый техпроцесс". Возможно, в этой идее много полезного, но надо очень детально в этом разобраться Система DFT в этом случае будет строиться по-другому, и будет много отклонений от мэйнстрима. Опасаюсь, что здесь лучшее - враг хорошего Думаю, что для памятей этот подход отработан и решается на уровне BIST, а для отдельных модулей это не так целесообразно
  6. Случайно ни у кого нет логической технологической библиотеки ячеек TSMC 65nm GP и LP для Synopsys DC, т.е. только .lib файл для worst case (slow.lib). Может, у кого завалялась логическая технологическая библиотека Pads для TSMC 65nm? Залейте, пожалуйста, на FTP или пришлите по почте :) PS: И .pdf вместе с .lib, пожалуйста
  7. Спасибо, что отрезвили мои ожидания Я подозревал, что будут проблемы с чрезмерной сложностью проекта А до какой степени надо уменьшить сложность проекта, чтобы он выглядел реализуемым Эта тема начиналась с обсуждения сопроцессора на 50 млн. транзисторов. Это разумная сложность? До какой степени надо оптимизировать дизайн и урезать "неважную" функциональность? Полностью согласен, что грамотный ASIC дизайнер решит эту задачу эффективнее и быстрее, но руководство сейчас стоит на распутье, а надо ли им это вообще. Реально ли сделать такой чип в принципе? Надо ли умерить аппетиты и урезать половину функциональности? Мне в любом случае надо будет произвести самые общие расчеты Если делать все грамотно, то конечно надо начинать с анализа проекта и минимизации, но реальность такова что начальство хочет БЫСТРОГО ответа, стоит ли игра свеч или нет. Дизайн написан другим человеком и на данный момент я фактически в нем не разбирался. По быстрым оценкам проект соптимизируется и по площади и по быстродействию, но на все нужно время. Спасибо :)
  8. Есть следующее... Если что нужно - залью в закрома, но поскольку размер очень немаленький сразу все заливать не буду Пишите, что нужно конкретно Еще есть tsmc0.25 (точки поставлены, чтобы сохранить отступы) tsmc0.11 digital . sc . . tcb011ghp_110a . . . Documentation . . . . documents . . . . . tcb011ghp_110a . . . . . . pdf . . . . . . tcb011ghpbc . . . . . . tcb011ghplt . . . . . . tcb011ghptc . . . . . . tcb011ghpwc . . . . release_note . . . Front_End . . . . mentor_dft . . . . physical_compiler . . . . signal_storm . . . . timing_power . . . . verilog . . . . vital. . . tcb011ghphvt_110a . . . (аналогично) . . tcb011ghplvt_110a . . . (аналогично) . io. . . tpz011gv3_210a . . . Documentation . . . Front_End . . . . mentor_dft . . . . timing_power . . . . verilog . . . . vital tsmc0.13 . digital . . install . . . tcb013ghp_200a . . . . TSMCHOME . . . . tcb013ghp_200a_apf.tar.gz . . . . tcb013ghp_200a_ctc.tar.gz . . . . tcb013ghp_200a_doc.tar.gz . . . . tcb013ghp_200a_docl.tar.gz . . . . tcb013ghp_200a_mdt.tar.gz . . . . tcb013ghp_200a_pdb.tar.gz . . . . tcb013ghp_200a_sef.tar.gz . . . . tcb013ghp_200a_sgs.tar.gz . . . . tcb013ghp_200a_sgsl.tar.gz . . . . tcb013ghp_200a_syn.tar.gz . . . . tcb013ghp_200a_synl.tar.gz . . . . tcb013ghp_200a_vit.tar.gz . . . . tcb013ghp_200a_vlg.tar.gz . . . . tcb013ghp_200a_vts.tar.gz . . . . tcb013ghp_200a_vtsl.tar.gz . . . . tcb013ghp_200a_rln.tar . . . . . . tcb013ghphvt_200a . . . . (аналогично) . . . tcb013ghplvt_200a . . . . (аналогично) . . . tpd013g3_sstl2_200a . . . . (аналогично) . . . tpz013g3_analog_140e . . . . (аналогично) . . io . . . tpz013g3_140c . . . . apollo . . . . . tpz013g3_140b . . . . . . 5lm . . . . . . 6lm . . . . fb_tpz013g3_140c . . . . . tpz013g3_140b_apf4lm.tar.gz . . . . . tpz013g3_140b_apf5lm.tar.gz . . . . . tpz013g3_140b_apf6lm.tar.gz . . . . . tpz013g3_140b_apf7lm.tar.gz . . . . . tpz013g3_140b_apf8lm.tar.gz . . . . . tpz013g3_140b_apt4lm.tar.gz . . . . . tpz013g3_140b_apt5lm.tar.gz . . . . . tpz013g3_140b_apt6lm.tar.gz . . . . . tpz013g3_140b_apt7lm.tar.gz . . . . . tpz013g3_140b_apt8lm.tar.gz . . . . . tpz013g3_140b_doc.tar.gz . . . . . tpz013g3_140b_docl.tar.gz . . . . . tpz013g3_140b_gds4lm.tar.gz . . . . . tpz013g3_140b_gds5lm.tar.gz . . . . . tpz013g3_140b_gds6lm.tar.gz . . . . . tpz013g3_140b_gds7lm.tar.gz . . . . . tpz013g3_140b_gds8lm.tar.gz . . . . . tpz013g3_140b_lpe.tar.gz . . . . . tpz013g3_140b_mdt.tar.gz . . . . . tpz013g3_140b_sdc.tar.gz . . . . . tpz013g3_140b_sdcl.tar.gz . . . . . tpz013g3_140b_sef4lm.tar.gz . . . . . tpz013g3_140b_sef5lm.tar.gz . . . . . tpz013g3_140b_sef6lm.tar.gz . . . . . tpz013g3_140b_sef7lm.tar.gz . . . . . tpz013g3_140b_sef8lm.tar.gz . . . . . tpz013g3_140b_spi.tar.gz . . . . . tpz013g3_140b_syn.tar.gz . . . . . tpz013g3_140b_synl.tar.gz . . . . . tpz013g3_140b_vit.tar.gz . . . . . tpz013g3_140b_vlg.tar.gz . . . . . tpz013g3_140c_rln.tar.gz . . . . . tpz013g3_140b_applnote.pdf . . pt-si . . . install . . . . tcb013ghp_PTSI_bc.tar.gz . . . . tcb013ghp_PTSI_wc.tar.gz . . . . tcb013ghpbc_noise2.db.gz . . . . tcb013ghplvt_PTSI_bc.tar.gz . . . . tcb013ghplvt_PTSI_wc.tar.gz . . . . tcb013ghplvtbc_noise.db.gz . . . . tcb013ghplvtwc_noise.db.gz . . . . tcb013ghpwc_noise2.db.gz tsmc0.18 . io . . tpd973g_sstl2_220a . . . apollo . . . documents . . . gds . . . mentor_dft . . . release_note . . . silicon_ensemble . . . spice . . . stardc . . . synopsys . . . verilog . . . vital . . tpd973g_sstl2_230c . . . install . . . . tpd973g_sstl2_230a_apf4lm.tar.gz . . . . tpd973g_sstl2_230a_apt4lm.tar.gz . . . . tpd973g_sstl2_230a_apt5lm.tar.gz . . tpz973g_220a . . . apollo . . . documents . . . gds . . . mentor_dft . . . release_note . . . silicon_ensemble . . . spice . . . stardc . . . synopsys . . . verilog . . . vital . . tpz973g_230a . . . (аналогично) . . tpz973g_230b . . . (аналогично) . sc . . v2001q4v0 . . . apollo . . . doc . . . fastscan . . . gds2 . . . install . . . lef . . . lvs_netlist . . . primetime . . . stardc . . . sunrise . . . symbols . . . synopsys . . . tlf . . . verilog . . . vhdl. . . . v2001q4v1 . . . (аналогично) . . v2002q1v0 . . . (аналогично) . . v2003q1v1 . . . (аналогично) . . v2004q1v1 . . . (аналогично) . . v2004q3v1 . . . (аналогично)
  9. Здравствуйте Уважаемые Эксперты, Не стал открывать новую тему, поскольку вопрос очень похож на тот, который здесь обсуждается... Передо мной поставили задачу оценить стоимость разработки и производства ASIC проекта (фрагменты которого проверены в FPGA) и организовать его производство, если это будет экономически целесообразно Проект состоит из: 1) 512 одинаковых модулей, размер каждого около 130KGates (520 тыс. транзисторов) (Оценка производилась в TSMC 90nm (slow.lib), взятой из закромов. При расчете площади использовались флип-флопы с логикой сканирования) 2) Простого модуля координирующего их работу (его размер несущественен) 3) Около 64 Pads (или даже меньше) 4) PLL (пока нет, но как я понимаю, без нее не обойтись т.к. надо от куда-то получить Clock - около 700MHz) 5) В проекте нет аналоговых модулей 6) В проекте не используются модули памяти 7) Ориентировочно - один Clock домен Ориентировочно, партия может составить около 20000 чипов (в течение 2-х лет) Уважаемые эксперты, 1) Первым возникает вопрос, а в какой технологии будет возможно реализовать проект По самым грубым оценкам размер проекта 130KGates*512=67MGates + 15% (приблизительное увеличение площади после разводки) = 77MGates + площадь PLL + площадь PADs= ??? (Подскажите приблизительный размер PLL) Предполагаю, что для TSMC 65nm GP площадь кристалла будет около 110 мм2 Как я понимаю, что чем выше площадь, тем меньше процент выхода годных микросхем При использовании технологий 55nm, 45nm площадь будет меньше, но сильно возрастет стоимость фотошаблонов. Возможно, для столь большой микросхемы будут проблемы с питанием и тепловыделением Как можно оценить потребление питания микросхемы? Может лучше использовать LP библиотеку? Какую технологию вы считаете наиболее целесообразной для партии около 20000 чипов? 2) Помогите оценить стоимость производства (для технологии, которую вы посоветуете) Сколько будут стоить NRE, а сколько последующее производство одного чипа (включая тестирование, корпусирование...) (Понимаю, что точную информацию может предоставить только производитель, но очень хотелось бы знать приблизительный порядок) 3) Подскажите, имеет ли смысл воспользоваться сервисом CyberShuttle или Multi-Layer Mask? Сколько микросхем они предоставят, и в какую сумму это выльется Подскажите, в чем суть MLM, за счет чего получается выигрыш в себестоимости? 4) Сколько может стоить PLL? Приблизительный порядок? Какая обычная практика покупки IP? Платят один раз за право ее использования в неограниченном числе проектов или можно платить роялти за каждый чип? 5) Поскольку нет ни опыта, ни знаний в физическом дизайне (Floorplanning, Placement, Routing...), то это будет заказываться у сторонней фирмы. Подскажите, как оценить, какой фирме можно доверить подготовку проекта к Tapeout, на что обращать внимание? На количество успешно реализованных чипов и использованные технологии? Как можно проверить слова фирмы, что у них действительно имеется такой опыт, не скрывают ли они, что чип ожил, например, после десятого tapeout Если вы знаете хорошие, надежные фирмы, с которыми вы работали или работал кто из знакомых - подскажите, пожалуйста. 6) Подскажите порядок цен на подобные услуги, да, я понимаю, что все сильно зависит от проекта, от фирмы ее предоставляющей, но я предполагаю, что разброс цен не в десятки раз (10K$, 100K$, 1M$ ...) 7) Подскажите, как обычно происходит взаимодействие с фирмой осуществляющей физический дизайн? Правильно я понимаю, что этой фирме надо предоставить полностью готовый netlist (включающий DFT, clock tree), а фирма возвращает .sdf и ... (хорошо бы знать, что они отдают) С моей стороны проводится Gate-level моделирование с использованием .sdf, STA и после нескольких итераций получается окончательный проект Уточните, пожалуйста, что я должен предоставить фирме и что она должна предоставить мне обратно? 8) Чип получается очень большой, а цена ошибки крайне велика, поэтому большую часть логического дизайна хочется отдать той же фирме, которая будет заниматься физическим дизайном (или возможно другой) Подскажите, как грамотнее разбить задачу между мной и фирмой. В любом случае я обязан предоставить RTL, Testbench, Testcases, скрипты синтеза модулей (поскольку откуда фирме знать, что является false path, каковы задержки, ...) Но я не смогу предоставить окончательный RTL, я беспокоюсь за надежность RESET, за правильность использования Clock (генерация Clock, деление Clock), за подключение тестовых шин (чтобы была возможность изучения проблем функционирования устройства после Tapeout), за создание (или подключение) логики сканирования Pads (чтобы можно было определять неприпаянные к плате ножки). Еще надо будет добавить spare gates, чтобы было из чего исправлять возможные ошибки на следующих Tapeout Я понимаю, что очень трудно что-либо советовать, не зная проект в деталях, не зная стиль работы компании, которая будет этим заниматься, но вдруг существуют некоторые стандартные подходы 9) Как вы думаете, каким может быть порядок цен на подобные услуги (понимаю, что почти невозможно оценить то, что само по себе не определено), но как вы думаете, начиная с какой суммы, фирма может заинтересоваться в такой работе. 10) Подскажите, каким образом построено взаимодействие TSMC с клиентами Например, я хочу узнать их цены, что мне следует сделать? На сайте TSMC приводится контактная информация только для того, чтобы стать клиентом Наверно, кто-нибудь из вас является клиентом TSMC, подскажите, какие документы я должен предоставить TSMC чтобы наша компания им стала (я сомневаюсь, что TSMC делает клиентами первого встречного, тем более из России) Правильно я понимаю, что цены могут узнать только их клиенты? 11) Мне кажется, что в России не так много фирм, предлагающих услуги физического дизайна и имеющих опыт работы с технологиями 65nm и меньше. Поэтому, скорее всего надо будет искать партнеров среди зарубежных фирм. Я слышал, что многие зарубежные фирмы не особо хотят работать с российскими клиентами Если у вас есть такой опыт, подскажите, каких ошибок лучше избегать? Предоставляли ли вы потенциальным партнерам Company Profile с информацией о производимой продукции, ключевых заказчиках, руководстве, финансовой отчетности, сертификатах и т.д.? (такого документа пока нет, вопрос в том, надо ли его подготовить?) Этот проект будет опираться на знания и опыт фирмы-партнера, поэтому хотелось бы, чтобы они не отмахнулись от письма, как от спама Чем глубже вникаешь в проблему, тем больше возникает вопросов Уважаемые эксперты, буду благодарен за любые советы. PS: Если, вдруг, есть фирмы готовые к сотрудничеству - пишите на почту. Интересуют как логический, так и физический дизайн. Особенно интересно сотрудничество с фирмами, находящимися в Петербурге
  10. Идея этой темы появилась после чтения предложения one_man_show в теме "Меня терзают смутные сомнения...." (..."давать почитать" правила пользованичя конфой...) Было бы хорошо создать эти правила... Коллеги, давайте оставим свои идеи-пожелания из которых Админу будет легко собрать "Правила пользования конфой" Давайте имена програмных продуктов разделять звездочками, пробелами или чем-нибудь еще, для защиты от поисковиков. Но эта палка с двумя концами: когда конфа разростется, мы сами же не сможем искать в ней по имени программы. Значит нужно договориться более конкретно и иметь внутренний стандарт обозначений. Мне нравится разделять подчеркиванием (например D_e_v_e_l_o_p_e_r K_i_t P_r_o) это не затрудняет читаемость, и позволяет разделять слова пробелами Итак, коллеги, ваши предложения?
×
×
  • Создать...