canny

Integer используется, но вы работаете с железом. И там есть только проводки. А они не понимают что такое integer. Они понимают 0 и 1. Поэтому вам нужно уходить на типы bit, bit_vector, а еще лучше на std_logic. А integer придется переводить в указанные типы. Если вы это не сделеаете - за вас это сделает компилятор. Давайте попробуем переписать программу на std_logic?

Я бы посоветовал читать так. На английском. Perry D.L. VHDL: Programming by Example. McGraw-Hill, 2002. - 480 p. Chu Pong P. RTL hardware design using VHDL. Wiley-Interscience, 2006. - 680 p. По Altera обязателен к изучению Recommended HDL Coding Styles из Quartus ІІ Handbook. У Xilinx есть в документации такое же. Еще обязательно почитать хотя бы Денисов А. Несколько советов по проектированию цифровых устройств на VHDL для ПЛИС.//Компоненты и технологии, 2009. - № 12. - С. 31-34. или ALSE’s VHDL Design Rules & Coding Style Ну и B. Cohen. VHDL Coding style and Metodologies. Kluwer Academic Publishers, 2002. – 454 p. Douglas J. Smith. HDL Chip Design. Madison, Doone Publication, 1996. – 446 p.

Харрис и Харрис - это базовый учебник по схемотехнике. Но это не книга по VHDL. Невозможно в одну книгу вместить два языка описания аппаратуры, цифровую схемотехнику и архитектуру компьютера. А ТС просит то, что дальше за этой книгой.

Есть ваш цикл статей - он очень полезен и всем его советую ))), но учебника большого и системного я не знаю. Такой литературы, как например HDL Chip Design на постсоветском пространстве я не видел. Если знаете - покажите. Буду премного благодарен. И купить бумажный тоже согласен.

Таки да :rolleyes: Но если серьезно - то ничего я не видел. Отдельные вещи есть в книге Сергиенко, кое-то в статьях Бибило. Может еще что есть. А так действительно, только английский. Но вы сильно не расстраивайтесь - по верилогу тоже ничего нет.

Или Сергиенко "Цифровая обработка сигналов" стр. 227-228.

Для бездатчикового управления в электроприводе потом попросят еще и амплитуду посчитать :rolleyes: Есть подозрение, что это векторное управление приводом. Там считают угол из синуса и косинуса http://en.wikipedia.org/wiki/Dqo_transformation, которые получают с датчика на валу двигателя. Резких бросков фазы в приводе быть не может, поэтому переходы А поскольку частота поступления новых данных явно не мегагерцы, то возникает вопрос а на чем на практике вы будете считать угол? Т.е. аппаратная платформа. И еще вопрос - а какая разрядность входных данных?

Тогда для примера. Есть частота 50 МГц. И нужно тактировать схему на кратной частоте. Например, 12,5 МГц. Т.е. поделенной на 4. Правильно заводить на тактовый вход сигнал 50 МГц, а на вход разрешения - сигнал clk25 МГц AND clk12,5 МГц? Тогда на рисунке будет срабатывать триггер только по фронту в 50 нс. Правильно?

А это что?

Есть у меня несколько вопросов: 1. Какая рабочая частота проекта? Какая ПЛИС? 2. Вы в МоделСим что именно проверяли? Какие именно части системы? Или все сразу? 3. Констрейны вы проверяли? И чем? Потому что хвататься за инкрементную компиляцию не стоит так сразу. Stewart Little скорее всего прав.

А вы симуляцию проекта делали? Или сразу перешли на SignalTap? Про "заворачивание кода в отдельный модуль" - от "трогания" это не поможет. Компилятор формирует общую базу данных для всего проекта, поэтому разбиение проекта на отдельные файлы не влияет на то, как компилятор производит синтез проекта. На это влияют установки стилей синтеза. Почитайте про этапы компиляции проекта в квартусе. Инкрементальная компиляция существует и в 9 квартусе. Но для того, чтобы ее использовать одной галочки мало - надо делать закрепление областей кристалла за отдельными частями проекта. См. глава 2 Quartus Handbook. А про средства внутрикристальной отладки можно для начала почитать в цикле статей Грушвицкого "Проектирование в условиях временных ограничений..." на сайте "Компонентов и технологий". Если читаете на украинском - могу выслать еще почитать.

Почитайте о конвейерных вычислениях. Для начала, например, вот тут: http://kit-e.ru/articles/plis/2008_01_88.php

Действительно, проблемы были с тактовым сигналом. Как только исправил - все стало на место. Спасибо.

Пытаюсь разобраться с работой сегментированного буфера в SignalTapII. Quartus 9.1. Микросхема - Cyclone III. Сделал простой проект, в котором из ПЗУ читаются данные. С помощью SignalTapII смотрю адрес и выходные данные. При использовании циклического буфера все работает так как нужно. При работе с сегментированным сегменты заполняются не полностью и как попало - пример на картинке. Выбран буфер общим объемом 256 выборок. Делится на 4 части по 64 выборки в каждом. Условие срабатывания триггера - все нули на выходах q[7..0]. Положение триггера в буфере - Pre Trigger Position.

Дайте свой адрес - я Вам кину методичку по квартусу