Перейти к содержанию
    

Santiago

Участник
  • Постов

    7
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Santiago

  • День рождения 16.07.1982

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. та же беда с памятью, 2.1ГГц Целерон Д, памяти 1Гб, XST залипает так что мышью не пошевелить. Вернулся к Synplify. При разводке из нетлиста вроде нет проблем с залипаниями. кстати говоря, в command-mode все вроде не так жестоко.
  2. Было у меня, тоже самое, даже тему поднимал, зимой вроде. То же самое, с тестбенчем работает (кое-как), с стимулусами через waveform - одни ХХХХ Причем если модель делать в Foundation 4 - все работает как нада. С проблемой так и не разобрался, ушел вообще на моделсим.
  3. Все любопытственней и любопытственней. Симуляция того же самого (testbench + uut + sdf) в Актив-ХДЛ дает примерно те же (нормально-ожидаемые) результаты, что и в МоделСим. Попытка проставить свой стимулятор из-под симулятора (а не в тестбенче) - дает примерно то же, что и было при проставлении своих стимуляторов - т.е. ХХХХ и косячество. нервно смеясь, уходит в Астрал
  4. Тут вот что получилось, при загрузке сдф в Active-HDLьный симулятор, он ругается на отсутствие довольно большого количества generics, типа # SDF: Error: ppr_sim.sdf(151050):Generic /MDL_BU98/tperiod_CLK_posedge not found которые, как я думал, относились к незадействованным сигналам (?) решил я то же самое проделать в ModelSim (5.8c, SE) - соответственно сгенерил post p&r simulation model, для моделсима, сделал тестбеньч, - все работает. атрибуты файла - всмысле? не Read Only, ничего такого. Стоит SourceSafe, но она ни коим боком к этой папке отношения не имеет. Мне почему-то кажется, что либо ИСЕ выдает "неправильную" (для Актив-ХДЛ)post p&r simulation model (насколько я понял, установка в настройках "Generic VHDL" должна для Актив-ХДЛа вполне подходить), либо Актив-ХДЛ ее "неправильно" воспринимает. Хотя в таком случае Активно-ХДЛовский симулятор должен был сразу меня бы посылать, а не выдавать ожидаемый выход при рандомном стимуляторе входа. Поделитесь мудростью своя, граждане, ибо терпеть МоделСимовский дружелюбный интерфейс сил больше не остается.
  5. Тут по умолчанию - hex, и перестановка на бинарный на результат не повлияло , как были ХХХ так и остались.
  6. Tак 0000 0 ns, 0001 120 ns, 0010 140 ns, 0100 160 ns - это разве не явно?
  7. Здравствуйте! Тут возникла такая неожиданная проблема (видимо с ISE 6.3, но не исключено что и с mozg.drv конечно) Имеется следующая vhdl модель: входная шина, которая идет на буфер, затем на выход. Timing simulation (Active hdl 6.2 sp1) при назначении стимулятора входной шины формулой (к примеру 0000 0 ns, 0001 120 ns, 0010 140 ns, 0100 160 ns) в результате на выходе получается что попало (ХХХХ) однако же если стимулятор для шины - какой-либо рандомный сигнал (i.e. Random distribution) выход дает то что было дано на входе. Использую Synplify Pro 7.6 + ISE 6.3 (патченый) При замене ISE 6.3 на Foundation 4. - все нормально. (Собственно вся эта свистопляска и началась при переходе с Ф4 на ИСЕ 6.3)
×
×
  • Создать...