_4afc_

Так получилось: А так нет: предположу что конфликт в том, что в одни и те же ячейки в CSR надо писать данные от двух IP. PS: не подскажите, почему SOFT_IP 1GSEO_LVDS: доступно только для GW5A-15/25/60, и не доступно для GW5A-138? что не так с GW5A-138 - HCLK/LVDS?

Время сотрудника затраченное на разработку. Когда Vivado собирает проект более 40 минут - у меня получается не более 8 сборок за рабочий день, включая "попытки", т.е. когда P&R не прошёл. Кроме того сидеть час и смотреть в правый верхний угол экрана на голубой мерцающий кружочек Vivado - безумно утомительно, а если в это время заняться другими делами - то потом возникает вопрос: вот эта сборка которая наконец собралась с 4 попытки в середине дня - мы её зачем собирали, и чем она правильнее вчерашней?

Хотелось, чтоб в алгоритме были: сумматоры/счётчики - которые можно на 100МГц развести на логике, а на 400 на DSP; жирный FSM/case - который можно на 10 слоёв логики положить, а можно на BRAM. Потому, что например у меня есть возможность ускорить "коротание вечеров в ожидании окончания P&R" не столько поставив процессор на 10ГГц, а взяв другой камень, под который другая среда P&R сделает быстрее. И поскольку рост производительности ПК таков, что мало заметен - то вариант взять другую среду и ускорить таким образом P&R в несколько раз - тоже интересен как вариант. Т.е. задача ускорения синтеза и P&R может быть решена несколькими способами, например: архитектура ПК (частота, кол-во ядер, скорость памяти и диска, ОС); архитектура проекта (логика/HARD_IP); среда разработки (другой или внешний синтезатор/P&R). Когда первый пункт себя исчерпает - хочется иметь возможность продолжить движение по ускорению разработке на ПЛИС.

Есть система передающая сигнал точка-точка с модуляцией OFDM, есть два канала TX/RX. Доступна антенна (типа 4G) с двумя входами/поляризациями - как лучше использовать наличие двух каналов? Сценарий 1: передать 2 разных преамбулы по разным антеннам, затем использовать один из 4 каналов связи с лучшим приёмом. Сценарий 2: передавать по двум каналам одновременно. Во втором случае вероятно разные преамбулы в каналах. Ещё что-то разное в каналах? Может заранее на передаче сдвинуть OFDM символы на 1/2? PS: Антенны лучше повернуть для Х поляризации? Или лучше вертикальная/горизонтальная?

Ну вот например sha256: Artix-7 xc7a200t-3fbg484 2471 LUTs 747 Slices 1930 regs 108 MHz 66 cycles latency что тут имплементировать (2000reg)? DSP и BSRAM не использует...

Можно ли в нём использовать 2 SerDes IP и что делать с двумя сгенерёнными *csr файлами? Например Q0: PCIe +Q1: 1G Ethernet Можно ли PCIe ядро: разместить не в Quad0? затактировать не от QPLL0? в режиме x2 выбрать не Line0&Line1?

Хорошо бы простой пример без IP и с одним клоком. Потому как качать и ставить 100ГБ Quartus или Vivado не каждый для тестов захочет...

напомните зависимость...

Для себя лет 20 назад сделал простой вывод - не использовать слово бод. К сожалению оно не стандартизовано и кануло в Лету вместе с азбукой Морзе...

Интересно чем гистерезис LVC1G со Шмидтом отличается от LVC1G без Шмидта - по документам. Я в своё время не увидел.

А если inout прибить к input гвоздями, типа: assign DIR = 0; assign PO = 0; assign PIO = DIR ? PO : 1'bz; assign PI = PIO;

Насколько я понимаю, для GW5A добавился ELVDS_IOBUF. Вероятно топ унифицирован.

Вместо 0/1/2 пишется E? Двоеточие пропадает/мигает? Типа сегмент f загорится только если ошибка с 10 до 20 часов. Рядом пусть аппаратура ждёт символов.

Er9 - это же кривая надпись на 7 сегментах, по отношению к 00:00? Может поставить осциллограф/логгер на её возникновение, сначала в миллисекундах... на подозрительные цепи?

У меня в этом щупе кабель плохо удерживался резинкой, в результате через несколько месяцев он прокрутился внутри. Жёсткости центральной жилы и оплётки - не хватило. Может брак, может так пользовались. Во избежание накрутил изоленты на резинку и кабель от прокрутов.